to get the file

Architektura Systemów
Komputerowych 2
Pytania egzaminacyjne z części pisemnej
mgr inż. Leszek Ciopiński
Wykład I
1. Historia i ewolucja architektur komputerowych
1.1. Czy komputer Z3 jest zgodny z maszyną Turinga?
1.2. W języku którego poziomu programowano komputery zerowej
generacji? (...)
1.3. Jak nazywał się pierwszy amerykański komputer 1. generacji? (...)
1.4. Jak nazywał się pierwszy polski komputer 1. generacji? (...)
1.5. Komputery 2. generacji budowane były na: (...).
1.6. Czy zmniejszenie rozmiarów komputerów 2. generacji w stosunku
do komputerów 1. generacji pozwalało przyspieszyć ich działanie?
1.7. Jak nazywał się polski komputer 3. generacji? (...)
1.8. Czy komputery 3. generacji budowane były bezpośrednio na
tranzystorach?
1.9. Na układach której skali integracji opierały się komputery
4. generacji? (...)
1.10. Czy komputer kwantowy dla takich samych danych wejściowych
zawsze zwraca takie same dane wyjściowe?
1.11. Jak nazywał się pierwszy cyfrowy komputer świata? (...)
1.12. Jak nazywał się pierwszy komputer mikroprogramowalny? (...)
1.13. Jak nazywał się pierwszy komputer komercyjny? (...)
1.14. Czy głównym zastosowaniem komputera ENIAC było
przeprowadzenie spisu ludności?
1.15. W jakim systemie liczbowym pracował komputer ENIAC? (...)
1.16. Czy program dla komputera ENIAC umieszczany był w jego pamięci
operacyjnej?
1.17. Czy klasyczna maszyna Turinga kiedykolwiek została zbudowana?
1.18. Co to znaczy, że architektura komputera jest zgodna z maszyną
Turinga? (...)
1.19. Koncepcja von Neumana/Turinga zakłada, że architektura
komputerowa będzie pracowała w systemie liczbowym: (...).
1.20. Koncepcja von Neumana/Turinga zakłada, że za pobieranie rozkazu
odpowiedzialny/odpowiedzialna będzie: (...).
1.21. Czy koncepcja von Neumana/Turinga zakłada umieszczanie
programu w pamięci dedykowanej, oddzielonej od pamięci danych?
1.22. Czy w strukturze komputera IAS występują magistrale?
1.23. Co było wspólnym elementem komputerów IBM serii 360? (...)
1.24. Jak nazywała się pierwszy minikomputer? (...)
1.25. Jak nazywa się firma, która zaprojektowała pierwszy uniwersalny
mikroprocesor? (...)
!
Architektura Systemów Komputerowych 2!
1
1.26. Ilu bitowy był mikroprocesor Intel 4004? (...)
2.Procesory mikroprogramowalne
Wykład II
2.1. Czy plik rejestrów znajduje się w części sterowania CPU?
2.2. Czy część operacyjna procesora może mieć wpływ na jego część
sterującą?
2.3. Czy klasyczne projektowanie CPU ułatwia późniejsze wprowadzanie
zmian?
2.4. Czy mikroprogramowalne projektowanie procesora ułatwia jego
„ręczne” zaprojektowanie?
2.5. Na podstawie dowolnej ilości której z poniższych bramek można
zaprojektować dowolny układ cyfrowy? (...)
2.6. Który z poniższych układów cyfrowych służy do rozdzielania sygnału
na kilka różnych kanałów? (...)
2.7. Czy licznik jest odmianą rejestru?
2.8. Która odmiana rejestru jest używana w pliku rejestrów
standardowego procesora?
2.9. Która odmiana rejestru może być użyty w celu buforowania danych
wysyłanych z komputera poprzez modem typu V.92? (...)
2.10. Czy ALU operuje na liczbach zmiennoprzecinkowych za pomocą
dedykowanych dla nich rozkazów?
2.11. Czy przy założeniu zastosowania odpowiedniego rozkazu
poprzednio realizowana operacja w ALU może mieć wpływ na
następną operację?
2.12. Czy w klasycznej implementacji ALU można rozdzielić układ
logiczny i arytmetyczny?
2.13. Czy w mikroprogramowalnym projektowaniu CPU w części
sterującej procesora znajduje się jedynie pamięć?
2.14. Czy mikroprogram jest po prostu krótkim programem?
2.15. Czy mikroprogram procesora znajduje się w pamięci operacyjnej
systemu komputerowego?
2.16. Od czego uzależniona jest ilość możliwych do wykonania na raz
mikrooperacji? (...)
2.17. Czy mikroprogram wymaga własnego układu sterowania
niezależnego od układu sterowania programu?
3.Mikroprogramowana jednostka sterująca: szeregowanie
i wykonywanie mikrorozkazów
Wykład III
3.1. Rejestr rozkazu za zwyczaj określa adres mikroprogramu, który ma
być wykonany: (...)
3.2. Najczęstszą metodą ustalania kolejnego rozkazu do wykonania jest:
(...)
3.3. Czy rozgałęzienie bezwarunkowe może nie zostać wykonane?
3.4. Który z poniższych czynników nie ma wpływu na ustalenie kolejnego
adresu mikroinstrukcji? (...)
3.5. Jaka jest zaleta używania mikroinstrukcji z dwoma polami
adresowymi? (...)
!
Architektura Systemów Komputerowych 2!
2
3.6. Jaka jest wada używania mikroinstrukcji z dwoma polami
adresowymi? (...)
3.7. Jaka jest zaleta używania mikroinstrukcji z jednym polem
adresowymi? (...)
3.8. Jaka jest wada używania mikroinstrukcji z jednym polem
adresowymi? (...)
3.9. Jaka jest zaleta używania mikroinstrukcji ze zmiennym formatem?
(...)
3.10. Jaka jest wada używania mikroinstrukcji ze zmiennym formatem?
(...)
3.11. Czy jako przykład niejawnego generowania adresu mikrorozkazu
można podać przywracanie mikrorozkazu po powrocie z
mikroprocedury?
3.12. Odwzorowanie adresu mikrorozkazu polega na: (...).
3.13. Z ilu podstawowych etapów składa się cykl wykonywania
mikrorozkazu? (...)
3.14. Czy poprzez generowanie zewnętrznych sygnałów sterujących
przez mikroprogram rozumiemy sygnały wyprowadzane na
zewnątrz CPU?
3.15. Czy przy założeniu, że każdy bit mikrorozkazu jest bitem
sterującym, każda kombinacja bitów jest dozwolona?
3.16. Które z poniższych działań nie jest techniką kodowania
mikrorozkazu? (...)
3.17. Czy kodowanie pośrednie mikroprogramu jest szybsze od
bezpośredniego?
3.18. Czy stosowanie adresów pionowych zamiast poziomych zmniejsza
szerokość słowa adresowego?
3.19. Czy stosowanie adresów pionowych zamiast poziomych
przyspiesza działanie mikroprogramu?
4.Metody zwiększania wydajności komputera
Wykład IV
4.1. Która z poniższych funkcji nie jest funkcją systemu
komputerowego? (...)
4.2. Czy w klasycznym systemie komputerowym w operacji
przekazywania danych z jednego do innego urządzenia
wejścia-wyjścia musi brać udział procesor?
4.3. Czy w procesie zapisywania danych z urządzenia wejścia/wyjścia
do pamięci komputera wymagany jest udział procesora?
4.4. Który z poniższych elementów nie należy do ogólnej struktury
komputera? (...)
4.5. Który z poniższych elementów nie należy do ogólnej struktury
procesora? (...)
4.6. Który z poniższych elementów nie należy do ogólnej struktury
jednostki sterującej procesora? (...)
4.7. Czy przerwanie zgłoszone procesorowi obsługiwane jest
natychmiast, bez względu na to w jakim stanie przetwarzania
rozkazu znajduje się procesor?
4.8. Czy w celu przyspieszania prędkości procesora wystarczy jedynie
podnosić prędkość zegara?
!
Architektura Systemów Komputerowych 2!
3
4.9. Z którym z wymienionych poniżej zjawisk związana jest
problematyka przyspieszania prędkości zegara procesora? (...)
4.10. Czy sprzętowe wspomaganie systemu operacyjnego jest warunkiem
koniecznym, aby możliwe było jego działanie?
4.11. Czy zwiększanie pamięci L1 i L2 do dużych rozmiarów przyspiesza
pracę procesora?
4.12. Który z poniższych interfejsów umożliwia bezpośredni zapis danych
do pamięci RAM? (...)
4.13. Czy interfejs USB 2.0 jest szybszy od FireWire 800?
4.14. Czy czas dostępu dla gigabitowego ethernetu jest krótszy od czasu
dostępu do lokalnego dysku twardego?
4.15. Czy komputer Atari posiadał program wykonywany równolegle?
4.16. Czy w architekturze Intel 8080 występował prefetch?
4.17. W którym modelu procesora pojawił się układ prefetch? (...)
4.18. W którym modelu procesora pojawiło się wsparcie
wielozadaniowości?
4.19. W którym modelu procesora pojawiła się segmentacja pamięci
RAM? (...)
4.20. Jaki jest cel segmentacji pamięci? (...)
4.21. Czy segmentacja pamięci i stronicowanie jest tym samym?
4.22. Ile potoków instrukcji występowało w procesorach Intel Pentium?
(...)
4.23. Czy rozkazy MMX z procesora Intel Pentium II operowały na
liczbach zmiennoprzecinkowych?
4.24. Czy rozkazy MMX z procesora Intel Pentium II posiadały wsparcie
sprzętowe w przeciwieństwie do klasycznych rozkazów procesora?
4.25. Czy architektura Intel Pentium 4 była dwurdzeniowa?
4.26. Czy technologia Hyper-Threading symulująca dwa procesory na
jednym powoduje podwojenie prędkości wykonywania programu?
5.Metody zwiększania wydajności komputera
Wykład V
5.1. Czy kolejne etapy wykonywania rozkazu przez procesor mogą być
wykonywane przez dedykowane układy?
5.2. Czy pobranie rozkazów o układu prefetch zawsze gwarantuje
przyspieszenie działania programu?
5.3. Czy układ prefetch umożliwia skrócenie czasu pobierania instrukcji?
5.4. Czy układ prefetch umożliwia skrócenie czasu wykonywania
instrukcji?
5.5. Ile cykli jest wyróżnianych przy „prostym podziale na cykle
rozkazowe”? (...)
5.6. Czy wydzielenie układów procesora realizujących kolejne etapy
przetwarzania rozkazu jest warunkiem koniecznym występowania
potoku?
5.7. Które z poniższych zjawisk ma miejsce, jeśli któryś z cykli
przetwarzania rozkazu pozostaje w danym bloku dłużej niż jeden
takt zegara? (...)
5.8. Który z poniższych elementów nie jest etapem cyklu rozkazowego?
(...)
5.9. Czy zawartość całego potoku może zostać usunięta?
!
Architektura Systemów Komputerowych 2!
4
5.10. Czy architektury komputerowe Intel 80x86 ukierunkowane były na
przetwarzanie potokowe?
5.11. Czy zwiększanie ilości stopni potoku może przyspieszyć jego
działanie?
Wykład VI
6.Metody optymalizacji przetwarzania potokowego
6.1. Czy podczas przetwarzania potokowego problem braku zasobów
dotyczy jedynie pamięci RAM i urządzeń I/O?
6.2. Czy w przetwarzaniu potokowym zmiana kolejności wykonywanych
instrukcji może przyspieszyć działanie programu?
6.3. Czy program zawierający dużą ilość skoków wykona się znacząco
szybciej na procesorze z przeważaniem potokowym niż bez niego?
6.4. Czy wykonanie skoku wymusza opróżnienie potoku?
6.5. Czy zdarzenie RAR prowadzi do konfliktu danych?
6.6. Czy zdarzenie WAR zawsze prowadzi do odczytania nieprawidłowej
danej?
6.7. Jaki jest problem przy zdarzeniu WAW? (...)
6.8. Co można powiedzieć o odczytanej wartości, jeśli wiadomo, że
doszło do zdarzenia RAW? (...)
6.9. Czy planowanie wykonywania instrukcji programu na etapie
kompilacji może wpłynąć na przyspieszenie wykonywania się tego
programu na procesorze o architekturze potokowej?
6.10. Czy każdy procesor potokowy może przesyłać wynik operacji z
jednej jednostki na inną (niekoniecznie następną)?
6.11. Z jakim zjawiskiem związany jest problem konfliktu sterowania? (...)
6.12. Czy wystąpienie przerwania wymaga oczyszczenia potoku?
6.13. Która z poniższych metod nie jest sposobem zmniejszania strat
skoków bezwarunkowych w procesorach z przetwarzaniem
potokowym? (...)
6.14. Która z poniższych metod nie jest sposobem zmniejszania strat
skoków warunkowych w procesorach z przetwarzaniem
potokowym? (...)
6.15. Czy użycie bufora pamiętającego poprzedni odczyt przydatne jest
przy każdym rodzaju pętli?
6.16. Czy bufor pamięci pamiętający poprzedni odczyt może być
zlokalizowany w pamięci RAM?
6.17. Czy bufor pamięci pamiętający poprzedni odczyt zawsze pamięta
wszystkie odczytane rozkazy?
6.18. Czy użycie bufora prefetch przyspiesza wykonywanie wszystkich
cykli rozkazu?
6.19. Czy bufor prefetch może okazać się nieskuteczny, jeśli wystąpi
instrukcja skoku?
6.20. Czy dublowanie pierwszych stopni potoku zabezpiecza przed
koniecznością czyszczenia całego potoku w przypadku wystąpienia
instrukcji skoku?
6.21. Czy dublowanie pierwszych stopni potoku zabezpiecza przed
koniecznością czyszczenia całego potoku w przypadku wystąpienia
wielokrotnego rozejścia warunkowego?
6.22. Która z poniższych strategii nie należy do metod przewidywania
instrukcji skoku: (...).
!
Architektura Systemów Komputerowych 2!
5
6.23. Która z poniższych strategii metod przewidywania instrukcji skoku
jest najprostsza w implementacji: (...).
6.24. Czy w metodzie przewidywania w zależności od kodu operacji dla
danego rozkazu zakłada się, że skok na pewno wystąpi lub
nie wystąpi?
6.25. Czy w metodzie przewidywania instrukcji skoku na podstawie historii
zakłada się, że skok wystąpi, jeżeli w trakcie działania programu
częściej dochodziło do wystąpienia skoku niż jego braku?
6.26. Czy stosując technikę opóźnionego wykonywania instrukcji skoku
polecenie skoku można umieszczać w dowolnym miejscu
programu?
Wykład VII
7.Procesory o zredukowanej liście rozkazów RISC I
7.1. Czy idea procesorów RISC jest starsza, niż CISC?
7.2. Czy procesory CISC obsługują większą ilość rozkazów niż
procesory RISC?
7.3. Czy w architekturze CISC występuje pełny potok?
7.4. Czy w procesorach CISC występuje mniejsza liczba rejestrów
ogólnego przeznaczenia, niż w procesorach RISC?
7.5. Czy dla procesorów RISC nieopłacalna jest optymalizacja programu
pod kątem przetwarzania potokowego?
7.6. Czy luka semantyczna jest jedną z przyczyn powstawania
procesorów CISC?
7.7. Czy procesory RISC posiadają sprzętową implementację rozkazów
HLL (np. CASE)?
7.8. Czy procesor RISC udostępnia więcej trybów adresowania pamięci
niż procesor CISC?
7.9. Czy pisanie kompilatorów dla procesorów RISC jest łatwiejsze niż
dla procesorów CISC?
7.10. Co jest statystycznie najczęstszym argumentem operacji? (...)
7.11. Czy optymalizacja powinna koncentrować się wokół zmiennych
globalnych?
7.12. Czy wywołanie i powrót z procedury jest „czasochłonne”?
7.13. Czy stosowanie makr zamiast funkcji może przyspieszyć działanie
programu?
7.14. Czy stosowanie makr zamiast funkcji może zmniejszyć objętość
skompilowanego programu?
7.15. Czy zwiększanie ilości rejestrów procesora zwiększa ilość
koniecznych odwołań do pamięci?
7.16. W celu efektywnego wykorzystania zwiększonego pliku
rejestrowego należy wykonać następujące zmiany programowe:
(...).
7.17. Czy wywołanie funkcji lub procedury powoduje, że inne dane
w danym momencie uważane są za lokalne?
7.18. Czy używając okien rejestrów po wywołaniu funkcji i przełączeniu
się na nowy zestaw rejestrów wartość poprzedniego zestawu ulega
całkowitemu skasowaniu?
7.19. Czy okna rejestrów umożliwiają łatwe przekazywanie funkcji dużej
ilości parametrów?
!
Architektura Systemów Komputerowych 2!
6
7.20. Czy w oknie rejestrów część „rejestry parametrów” jest
równocześnie częścią „rejestrów na dane tymczasowe” innego okna
rejestrów?
7.21. Czy w oknach rejestrów przechowywane są zmienne globalne?
7.22. Czy maksymalny poziom zagłębiania w kolejne procedury jest
ograniczony ilością dostępnych okien rejestrów?
7.23. Czy użycie okien rejestrów przyspiesza operację wywołania
i powrotu z procedury?
7.24. Czy alokowanie zmiennych globalnych w pamięci RAM zawsze jest
efektywnym rozwiązaniem?
7.25. Czy pewna ilość zmiennych globalnych może zostać umieszczona
w specjalnym zbiorze rejestrów procesora?
7.26. Czy pamięć „cache” adresowana jest tak samo jak rejestry?
7.27. Czy odwołując się do pamięci „cache” podajemy inny adres niż
adres pamięci RAM / ROM?
8.Procesory o zredukowanej liście rozkazów RISC II
Wykład VIII
8.1. Czy w celu efektywniejszego wykorzystania rejestrów ich
przypisanie należy powierzyć programiście?
8.2. Czy języki wysokiego poziomu powinny mieć bezpośredni dostęp do
rejestrów?
8.3. Czy kompilator dysponuje nieograniczoną ilością rejestrów
symbolicznych?
8.4. Czy kilka rejestrów symbolicznych może zostać przypisanych do
jednego rejestru procesora?
8.5. Używając algorytmu kolorowania grafu odzwierciedleniem rejestrów
symbolicznych są: (...).
8.6. Używając algorytmu kolorowania grafu odzwierciedleniem rejestrów
rzeczywistych są: (...).
8.7. Używając algorytmu kolorowania grafu połączenie pomiędzy dwoma
węzłami oznacza: (...).
8.8. Czy optymalizacja kodu programu pod kątem małego zużycia
pamięci jest ekonomicznie opłacalna?
8.9. Czy procesory CISC z uwagi na dużą listę rozkazów umożliwiają
pisanie szybszych programów w porównaniu z procesorami RISC?
8.10. Która z poniższych cech nie jest charakterystyczna dla procesorów
RISC? (...)
8.11. Czy w rzeczywistości istnieje wyraźny podział na procesory RISC
i CISC?
8.12. Czy w procesorach RISC większość rozkazów bazuje na
rejestrach?
8.13. Czy superpotok posiada więcej stopni niż klasyczny potok?
Wykład IX
9.Procesory superskalarne
9.1. Czy architekturę superskalarną można zastosować zarówno do
procesorów RISC jak i CISC?
9.2. Czy architektura superskalarna umożliwia równoległe pobieranie i
wykonywanie kolejnych rozkazów?
!
Architektura Systemów Komputerowych 2!
7
9.3. Czy architektura superpotokowa jest szybsza od architektury
superskalarnej?
9.4. Czy ilość układów przetwarzających (np. potoków) w procesorze
superskalarnym określa dopuszczalny poziom współbieżności?
9.5. Czy w celu pełnego wykorzystania procesorów superskalarnych
konieczne było zastosowanie odpowiednich kompilatorów?
9.6. Czy termin „prawdziwa zależność danych” określa sytuację, gdy nie
możliwe jest jednoczesne wykonanie dwóch kolejnych rozkazów,
ponieważ drugi z nich czeka na wyniki pierwszego?
9.7. Czy można wykonać równolegle dwie instrukcje, jeśli pierwsza z
nich jest instrukcją skoku warunkowego?
9.8. Czy każdy konflikt zasobów może zostać rozwiązany poprzez
podwojenie ilości zasobów?
9.9. Które z poniższych stwierdzeń odnośnie projektowania
współbieżności na poziomie rozkazu nie jest prawdziwe: (...).
9.10. Czy sposób szeregowania rozkazów polegający na zachowaniu
kolejności rozpoczynania i kończenia rozkazów jest efektywny?
9.11. Czy sposób szeregowania rozkazów polegający na zachowaniu
kolejności rozpoczynania i kończenia rozkazów dopuszcza
wstrzymywanie wykonywania rozkazu do czasu zakończenia
wykonywania się poprzedniego rozkazu?
9.12. Czy sposób szeregowania rozkazów polegający na zachowaniu
kolejności rozpoczynania i różnej kolejności kończenia rozkazów
wymaga sprawdzania zależności wyjściowej?
9.13. Czy zależność wyjściowa określa stan kończenia się programu?
9.14. Która z poniższych cech nie charakteryzuje sposobu szeregowania
rozkazów polegającego na różnej kolejności pobierania i kończenia
rozkazów: (...)?
9.15. Czy antyzależność oznacza, że dane rozkazy mogą być od razu
wykonane współbieżnie?
9.16. Czy antyzależność wiąże się z błędem odczytu w kolejnych
rozkazach?
9.17. Czy problem antyzależności może być rozwiązany poprzez
dynamiczne przydzielanie rejestrów?
9.18. Czy opłacalne jest duplikowanie zasobów, jeżeli nie możliwe jest
dokonywanie zmian nazw rejestrów?
9.19. Czy program statyczny może być wykonany na architekturze
superskalarnej w sposób współbieżny?
9.20. Które z poniższych stwierdzeń nie jest zgodne z zasadami
implementacji architektury superskalarnej?
9.21. Czy potok w procesorze Intel Pentium 4 umożliwia wprowadzanie
zmian nazw rejestrów?
Wykład X
10.Architektury wieloprocesorowe: klasyfikacja,
architektury SIMD
10.1. Pierwsze procesory zaliczane są w klasyfikacji Flynna do grupy:
(...).
10.2. Najmniej rozwiniętą grupą architektur w klasyfikacji Flynna jest: (...).
10.3. Czy procesory wektorowe należą do architektury SIMD?
10.4. Czy w architekturze SIMD pamięć jest współdzielona?
!
Architektura Systemów Komputerowych 2!
8
10.5. Czy w architekturze SIMD każda jednostka przetwarza te same
dane?
10.6. Czy w architekturze SISD występuje wiele jednostek
przetwarzających?
10.7. Czy architektura MISD posiada jedynie implementacje prototypowe?
10.8. Czy architektura MIMD wymaga, aby wszystkie jednostki
przetwarzające mogły korzystać ze wspólnej pamięci?
10.9. Czy w architekturze MIMD dopuszcza się, aby każda z jednostek
przetwarzających posiadała własny moduł pamięci?
10.10.Czy architektury MIMD mogą być tworzone na bazie zwykłych
komputerów połączonych ze sobą przy pomocy sieci połączeń?
10.11.Czy superkomputery budowane są na bazie architektury SIMD?
10.12.Czy głównym zastosowaniem procesorów wektorowych jest
obliczanie współrzędnych wektorów na płaszczyźnie kartezjańskiej?
10.13.Czy komputery o architekturze SIMD należą do mało wydajnych?
10.14.Czy w architekturze SIMD na każdej jednostce przetwarzającej
uruchomiony jest inny program?
10.15.Czy przetwarzanie równoległe wymaga utworzenia kopii procesu
dla każdego procesora?
10.16.Czy występowanie równoległych procesorów jest niezbędne, aby
możliwe było przetwarzanie wektorowe?
10.17.Czy podczas łańcuchowego wykonywania rozkazów wyniki
pośrednie zapisywane są w pamięci?
10.18.Czy rejestry wektorowe tworzone są poprzez wielokrotne
powielanie zwykłego pliku rejestrowego?
11.Architektury wieloprocesorowe: wieloprocesory
symetryczne SMP
Wykład XI
11.1. Czy wykonywanie rozkazów współbieżnie i równolegle to to samo?
11.2. Czy do przetwarzania równoległego konieczne jest wykorzystanie
więcej niż jednego procesora?
11.3. Czy w architekturze SMP procesory są specjalizowane?
11.4. Czy w architekturze SMP czas dostępu każdego procesora do tego
samego zasobu jest podobny?
11.5. Czy w architekturze SMP wszystkie procesory muszą być dokładnie
takie same?
11.6. W architekturze SMP sterowanie nad komputerem powierza się:
(...).
11.7. Czy w architekturze SMP procesory współdzielą pamięć
i urządzenia I/O?
11.8. Czy uszkodzenie jednego procesora w architekturze SMP powoduje
wstrzymanie pracy komputera?
11.9. Czy architektura SMP jest skalowalna?
11.10.Czy rozbudowa komputera o architekturze SMP możliwa jest
jedynie podczas jego tworzenia?
11.11.Czy w architekturze SMP procesory mogą być połączone z
pamięcią i urządzeniami I/O przy pomocy wspólnej magistrali?
11.12.Czy architektura SMP wymaga synchronizacji przy pomocy
centralnej jednostki sterującej?
!
Architektura Systemów Komputerowych 2!
9
11.13.Czy architektura SMP z pamięcią wieloportową działa wolniej niż
SMP ze wspólną magistralą?
11.14.Czy centralna jednostka sterująca w architekturze SMP zajmuje się
jedynie kierowaniem przepływu danych?
11.15.Czy centralna jednostka sterująca w architekturze SMP wprowadza
nadmierną komplikację interfejsów, co jest powodem rzadkiego
wykorzystywania tego rozwiązania?
11.16.Czy centralna jednostka sterująca w architekturze SMP jest
strukturą złożoną (mocno rozbudowaną)?
11.17.Czy problem spójności pamięci podręcznej występuje w
architekturach jednoprocesorowych?
11.18.Czy rozwiązanie problemu spójności pamięci podręcznej może być
efektywnie rozwiązane poprze rozwiązania programowe?
11.19.Czy rozwiązanie problemu spójności pamięci podręcznej może być
skutecznie rozwiązane poprze rozwiązania programowe?
11.20.Czy sprzętowe sposoby rozwiązywania problemu spójności
pamięci podręcznej polegają na dostarczeniu programiście
odpowiednich interfejsów do efektywnego obsługiwania tych
zdarzeń?
11.21.Które z poniższych stwierdzeń nie jest cechą protokołów
katalogowych służących do zapewniania spójności pamięci
podręcznej? (...)
11.22.Które z poniższych stwierdzeń nie jest cechą protokołów
podglądania (snoopy) służących do zapewniania spójności pamięci
podręcznej? (...)
11.23.Które z poniższych stwierdzeń nie jest cechą mechanizmu „zapisu
z unieważnieniem” służącego do zapewniania spójności pamięci
podręcznej? (...)
11.24.Czy protokół zapisu z aktualizacją dopuszcza, aby w architekturze
SMP występowało na raz kilka procesorów odczytujących
i zapisujących dane z i do pamięci?
12.Architektury wieloprocesorowe: klastry, NUMA i COMA
Wykład XII
12.1. Czy architektura klastrowa jest rzadko spotykana?
12.2. Czy architekturę klastrową cechuje mała wydajność?
12.3. Czy architekturę klastrową cechuje duża dostępność?
12.4. Czy program uruchamiany na klastrze „ma możliwość wyboru” na
którym węźle będzie wykonywany?
12.5. Czy klastry mogą pracować jako urządzenia odporne na
uszkodzenia?
12.6. Czy klaster może składać się z węzłów będących architekturami
wieloprocesorowymi?
12.7. Czy rozbudowa klastra jest skomplikowana i nieopłacalna?
12.8. Czy klaster jest architekturą stosunkowo drogą?
12.9. Czy w architekturze klastrowej musi występować współużywana
przestrzeń dyskowa?
12.10.Czy klaster posiadający rezerwę bierną pracuje z wykorzystaniem
w pełni swojego potencjału?
12.11.Czy klaster posiadający dodatkowy serwer czynny w przypadku
wystąpienia awarii może bez przerwy świadczyć swoje usługi?
!
Architektura Systemów Komputerowych 2!
10
12.12.Czy zarządzanie uszkodzeniami przez system operacyjny klastra
oznacza jedynie informowanie administratora o wystąpieniu awarii?
12.13.Czy procesy na danym klastrze mogą migrować pomiędzy
węzłami?
12.14.Czy procesy przenoszone są z jednego węzła na inny dopiero
wówczas, gdy na pierwszym węźle osiągnięto już szczytowy poziom
jego wydajności?
12.15.Czy za odpowiednie przygotowanie programu do uruchomienia na
klastrze odpowiedzialny jest wyłącznie kompilator?
12.16.Czy możliwe jest uruchamianie na klastrze programów, które nie
były optymalizowane pod kątem współbieżnego wykonywania
rozkazów?
12.17.Czy w architekturze NUMA każdy procesor ma jednakowy czas
dostępu do danych zasobów?
12.18.Czy w architekturze CC-NUMA maksymalna opłacalna ilość
procesorów to 64?
12.19.Czy węzłem w architekturze CC-NUMA musi być system
o architekturze SMP?
12.20.Czy w architekturze CC-NUMA prędkość połączeń pomiędzy
węzłami może być niska?
12.21.Czy zastosowanie architektury CC-NUMA likwiduje problem
spójności pamięci podręcznej?
12.22.W architekturze NUMA wydajność układu spada podczas częstych
odwołań do zdalnej pamięci. Która z poniższych metod nie
przeciwdziała temu problemowi: (...).
12.23.Czy architektura NUMA jest równie przezroczysta jak architektura
SMP?
12.24.Czy w architekturze COMA każdy blok pamięci może znajdować
się w innym węźle?
13.Sprzętowe wspieranie systemu operacyjnego
Wykład XIII
13.1. Czy monitory, czyli systemy operacyjne jednoprogramowe są
obecnie używane?
13.2. Czy system operacyjny sprawuje kontrolę nad kolejnością
wykonywania procesów?
13.3. Czy dopuszczalne jest przez sprzęt komputerowy modyfikowanie
obszarów pamięci przechowujących system operacyjny?
13.4. Czy układ czasomierza jest przydatny w systemach operacyjnych
nie obsługujących wywłaszczania procesów?
13.5. Czy szeregowanie długookresowe procesów polega na ich
posortowaniu od procesu o najdłuższym czasie wykonania do tych
o najkrótszym czasie wykonywania?
13.6. Czy wymianą zadań aktualnie wykonywanych zajmuje się planista
średniookresowy?
13.7. Czy proces zmienia swój stan z „wykonywany” na „blokowany” w
wyniku przekroczenia dopuszczalnego czasu wykonywania się?
13.8. Czy każdy wątek posiada swój własny „ Blok kontrolny procesu”?
13.9. Czy wszyscy planiści posiadają wspólną kolejkę procesów do
wykonania?
!
Architektura Systemów Komputerowych 2!
11
13.10.Czy zarządzanie pamięcią w systemach operacyjnych
jednoprogramowych jest takie samo jak w systemach operacyjnych
wieloprogramowych?
13.11.Czy do efektywnego wykorzystania procesora wystarcza niewielka
ilość zadań?
13.12.Czy mechanizm zamiany ma na celu zmniejszenie stopnia zużycia
pamięci RAM kosztem pamięci dyskowej?
13.13.Czy operacje I/O zaliczamy do operacji szybkich?
13.14.Czy segmentacja polega na utworzeniu pamięci wirtualnej?
13.15.Czy głównym celem segmentacji jest uproszczenie układu
adresowania?
Wykład XIV
14.Superkomputery
14.1. Jak nazywa się aktualnie (listopad 2009) najszybszy komputer
świata wg listy TOP500: (...).
14.2. W którym państwie znajduje się aktualnie (listopad 2009)
najszybszy komputer świata wg listy TOP500: (...).
14.3. W jakich latach (dekadzie) zaczęły powstawać pierwsze
superkomputery? (...)
14.4. Jak nazywa się aktualnie (listopad 2009) najszybszy polski
superkomputer wg listy TOP500? (...)
14.5. W którym mieście znajduje się aktualnie (listopad 2009) najszybszy
polski superkomputer wg listy TOP500? (...)
14.6. CLUSTERIX to: (...).
Symbole
Symbole
Oznaczenie (...) informuje, że dla danego pytania przewidzianych jest
kilka możliwych odpowiedzi, ale tylko jedna jest prawidłowa. Jeśli dane
pytanie nie posiada żadnego oznaczenia, to znaczy, że należy na nie
udzielić odpowiedzi TAK lub NIE.
Punktacja
Punktacja
Pytania typu TAK/NIE: 1 punkt
Pytania wielokrotnego wyboru: 2 punkty
Łączna ilość punktów do zdobycia: 100
0 - 49 punktów+
50-59 punktów+
60-69 punktów+
70-79 punktów+
80-89 punktów+
90-100 punktów+
2.0+
3.0 +
3.5+
4.0+
4.5+
5.0+
niedostateczny
dostateczny
dostateczny plus
dobry
dobry plus
bardzo dobry
Przewidywana ilość pytań: 50 typu TAK/NIE i 25 typu ABCD.
Możliwe są drobne odchyły od tej normy, ale z zachowaniem łącznej ilości
100 punktów.
!
Architektura Systemów Komputerowych 2!
12