docZAK£AD PROJEKTOWANIA UK£ADÓW SCALONYCH I SYSTEMÓW
download 
Reklamacja Transkrypt
ZAK£AD PROJEKTOWANIA UK£ADÓW SCALONYCH I SYSTEMÓW
ZAK£AD PROJEKTOWANIA UK£ADÓW SCALONYCH I SYSTEMÓW Kierownik: dr in¿. Jerzy SZYNKA, e-mail: [email protected], tel. (0-prefiks-22) 548 78 50 Zespó³: Konstanty Chitulescu, mgr in¿. Miros³aw Grodner, prof. dr hab. in¿. Andrzej Kobus, mgr in¿. Artur Kokoszka, mgr in¿. Adam Kowalczyk, mgr in¿. Ewa Kurjata-Pfitzner, prof. dr hab. in¿. Wies³aw KuŸmicz, mgr in¿. Norbert £ugowski, mgr in¿. Dariusz Obrêbski, dr in¿. Adam Pawlak, dr in¿. W³odzimierz Podmiotko, dr in¿. Krystyna Siekierska, mgr in¿. Andrzej Szymañski, mgr in¿. Jerzy W¹sowski, mgr in¿. Jerzy Zab³ocki 1. Dzia³alnoœæ Zak³adu w 2003 r. Dzia³alnoœæ Zak³adu w 2003 r. obejmowa³a: • prace badawczo-rozwojowe realizowane w ramach projektu statutowego “Badania i rozwój metod projektowania cyfrowych i analogowo-cyfrowych systemów scalonych” (nr projektu 1.09.034), • prace w ramach grantu “Opracowanie techniki autokalibracji charakterystyk czêstotliwoœciowych w zastosowaniu do uk³adu scalonego transceivera do krótkozasiêgowej komunikacji bezprzewodowej” (grant KBN nr 2.09.100), • udzia³ w projektach 5. Programu Ramowego Unii Europejskiej (5PR), • us³ugi badawczo-rozwojowe. Doœwiadczenia i umiejêtnoœci nabyte w ramach prac badawczo-rozwojowych s¹ wykorzystywane w ukierunkowanych praktycznie projektach 5. Programu Ramowego Unii Europejskiej oraz podczas realizacji us³ug badawczo-rozwojowych. 2. Projekt statutowy “Badania i rozwój metod projektowania cyfrowych i analogowo-cyfrowych systemów scalonych” W ramach projektu w 2003 r. realizowano cztery zadania, które przyczyni¹ siê do rozwoju metod projektowania systemów mikroelektronicznych: 1) opracowanie metod projektowania oraz przyk³adowych rozwi¹zañ uk³adów scalonych do komunikacji bezprzewodowej pracuj¹cych w paœmie 2,4 GHz, 2 Zak³ad Projektowania Uk³adów Scalonych... 2) bloki funkcjonalne dla aplikacji multimedialnych – sprzêtowa dekompresja plików audio w formacie MP3, 3) wykonanie pakietu projektowego (design kit) dla technologii ITE C3P1M2 dla œrodowiska Cadence, 4) laboratorium ASIC. Dwa pierwsze zadania maj¹ obecnie i bêd¹ mia³y w najbli¿szej przysz³oœci bardzo du¿e znaczenie praktyczne w realizacji bliskiej ³¹cznoœci bezprzewodowej i przetwarzaniu sygna³ów multimedialnych w czasie rzeczywistym. Zadanie 3 by³o zwi¹zane z ofert¹ ITE wykonywania struktur pó³przewodnikowych i uk³adów scalonych, adresowan¹ g³ównie do oœrodków krajowych, w których powstaj¹ projekty. Zadanie 4 dotyczy³o ewolucji narzêdzi projektowania zgodnie z zachodz¹cymi w tym obszarze zmianami. 2.1. Opracowanie metod projektowania oraz przyk³adowych rozwi¹zañ uk³adów scalonych do komunikacji bezprzewodowej pracuj¹cych w paœmie 2,4 GHz. Struktura próbna odbiornika RF na pasmo 2,4 GHz Zaprojektowano i przeprowadzono symulacjê bloków nadajnika, ich implementacjê w strukturze próbnej, a nastêpnie porównano wyniki otrzymane metod¹ symulacji z wynikami pomiarów struktury próbnej. W paœmie czêstotliwoœci gigahercowych wystêpuj¹ efekty znacznie zwiêkszaj¹ce z³o¿onoœæ projektowania. Wymaga to uwzglêdnienia czynników, które w istotny sposób wp³ywaj¹ na uzyskiwane parametry, a które nie maj¹ znaczenia przy ni¿szych czêstotliwoœciach. Dotyczy to g³ównie wp³ywu elementów paso¿ytniczych. Uk³ady analogowe wysokiej czêstotliwoœci s¹ nadal aktualnym tematem badañ i takim pozostan¹ w najbli¿szych latach. W literaturze ci¹gle mo¿na znaleŸæ prace na ten temat, przy czym pojawia siê coraz wiêcej publikacji dotycz¹cych scalonych uk³adów komunikacyjnych pracuj¹cych powy¿ej 2,5 GHz. W 2003 r. w Zak³adzie kontynuowano prace projektowe nad struktur¹ próbn¹ BT01 zawieraj¹c¹ bloki RF odbiornika sygna³ów w standardzie Bluetooth. Projekt ten jest wykonywany dla technologii krzemowo-germanowej HBT BiCMOS 0,35 mm w odmianie wysokonapiêciowej, tj. S35HV, charakteryzuj¹cej siê napiêciem przebicia UCE0 = 4,5 V oraz czêstotliwoœci¹ graniczn¹ tranzystorów bipolarnych fT = min 30 GHz. W tej technologii dostêpne s¹ trzy poziomy metalizacji, trzy typy rezystorów polikrzemowych oraz kondensatory polikrzemowe i metalowe (MIM). Projekt struktury BT01 ma docelowo obejmowaæ wejœciowy wzmacniacz niskoszumny (LNA), oscylator sterowany napiêciem (VCO) wraz z kwadraturowym przesuwnikiem fazy, mieszacz z t³umieniem kana³u lustrzanego (IRM) oraz filtr czêstotliwoœci poœredniej 1 MHz wraz z niezbêdnymi uk³adami polaryzuj¹cymi. Zak³ad Projektowania Uk³adów Scalonych... 3 Opracowano projekty wzmacniacza i oscylatora wraz z kwadraturowym przesuwnikiem fazy oraz rozpoczêto prace nad mieszaczem, który jest blokiem bardzo rozbudowanym. Zaprojektowany wzmacniacz niskoszumny spe³nia wymagania standardu Bluetooth w zakresie poziomu mocy wejœciowej (–70 ¸ 20 dBm/50 W), poziomu szumów (NFmax < 2,5 dB) oraz liniowoœci (IIP3 > –12 dBm). Jest to dwustopniowy uk³ad, w którym stopniem wejœciowym jest kaskoda z indukcyjnym sprzê¿eniem zwrotnym w emiterze oraz obwodem rezonansowym w kolektorze. Stopieñ wyjœciowy stanowi wtórnik emiterowy ze Ÿród³em pr¹dowym. Obie cewki s¹ planarnymi cewkami spiralnymi na chipie, przy czym cewka emiterowa jest specjalnie projektowana w celu uzyskania dopasowania na wejœciu. Optymalizacja szumowa jest dokonana poprzez dobór wymiarów i pr¹du emitera tranzystora wejœciowego. Dla tranzystora wejœciowego o wymiarach emitera 1,6 mm ´ 0,4 mm powielonego 24-krotnie i pr¹dzie emitera 8,5 mA oraz pr¹dzie wtórnika 6,7 mA uzyskano symulacyjnie dla typowych modeli nastêpuj¹ce wyniki: wzmocnienie mocy 15,3 dB, wspó³czynnik szumów 1,9 dB (rys. 1), punkt 1 dB kompresji wzmocnienia –18,3 dBm i punkt przeciêcia trzeciego rzêdu –9 dBm (rys. 2). Ina_1_soic punkt przeciecia 3 rzedu 16.0 : trace=“1dB/dB”;ipnC : trace=”1stOrder”;i : trace=“3dB/dB”ipnC :trace=”3rd Order”;i : GT dB10 14.0 [DBm] [dB] Ina_1_soic wzmocnienie mocy, wspó³czynnik szumów 12.0 [dB] 10.0 2.60 : NF dB10 30 Input Referred IP3 = -9.039 0.0 ep = -25 -30 2.30 -60 2.00 1.70 2.00G 2.40G 2.80G Frequency [Hz] -90 -40 3rd Order freq = 2.5G 1st Order freq = 2.4G -30 -20 -10 prf [dBm] Rys. 1. Wzmocnienie mocy i wspó³czynnik szumów Rys. 2. Charakterystyka zniekszta³ceñ intermodulaw funkcji czêstotliwoœci cyjnych w funkcji mocy wejœciowej Oscylator sterowany napiêciem zosta³ zaprojektowany jako oscylator LC z ujemn¹ rezystancj¹, utworzony przez sprzê¿on¹ krzy¿owo parê ró¿nicow¹, z dwustopniow¹ regulacj¹ czêstotliwoœci, wstêpn¹ i dok³adn¹, realizowan¹ za pomoc¹ pojemnoœci strojonych napiêciem. Jako elementy s³u¿¹ce do regulacji czêstotliwoœci zastosowano pojemnoœæ bramkow¹ tranzystora NMOS, stanowi¹c¹ komórkê parametryczn¹ CVAR Do uzyskania odpowiedniego zakresu (2,4 ¸ 2,5 GHz) oraz nachylenia charakterystyki strojenia konieczna by³a modyfikacja polegaj¹ca na odpowiednim dobraniu 4 Zak³ad Projektowania Uk³adów Scalonych... wartoœci równoleg³ej pojemnoœci do strojenia wstêpnego oraz sta³ej pojemnoœci szeregowej. Ostatecznie uzyskano nachylenie strojenia dok³adnego 160 ¸ 180 MHz/V w zale¿noœci od napiêcia strojenia wstêpnego. Szumy fazowe s¹ kolejnym parametrem oscylatora niezmiernie wa¿nym ze wzglêdu na wymagan¹ du¿¹ stabilnoœæ czêstotliwoœci kana³u. W analizach pss (periodic steady state) i pnoise przeprowadzonych dla uk³adu VCO, optymalizowanego ze wzglêdu na wartoœæ wzmocnienia napiêciowego, otrzymano szumy fazowe na poziomie dopuszczalnym, tj. –120 dBc/Hz dla offsetu 3 MHz (rys. 3). G³ównym ich sk³adnikiem (ok. 85%) s¹ szumy typu 1/f dwóch tranzystorów stanowi¹cych parê ró¿nicow¹. [dBc/Hz] Periodic Noise Response -80 : Phase Noise; dBc/Hz, Relative Harm -100 -120 -140 100K 1M 10M Relative frequency [Hz] Rys. 3. Szumy fazowe oscylatora Mieszacz z t³umieniem tzw. kana³u lustrzanego w architekturze Hartleya wymaga dostarczenia dwóch sygna³ów oscylatora lokalnego przesuniêtych wzajemnie o 90°. Sygna³y te s¹ wytwarzane w kwadraturowym przesuwniku fazy, w którym sygna³ sinusoidalny oscylatora przechodzi równolegle przez dwa filtry, w wyniku czego jest przesuwany w fazie o –45° i +45°. Wzajemne przesuniêcie fazy wynosi wiêc 90o. W warunkach nominalnych symulowany b³¹d fazy zaprojektowanego przesuwnika nie przekracza 0,1 w ca³ym zakresie czêstotliwoœci, a b³¹d amplitud nie przekracza 7 mV, tj. 4%. W warunkach odchy³ek wartoœci rezystorów i kondensatorów b³¹d faz nie przekracza 2,5, a b³¹d amplitud spowodowany zmian¹ po³o¿enia biegunów filtrów w stosunku do czêstotliwoœci œrodkowej pasma osi¹ga nawet 100 mV. W celu przywrócenia zgodnoœci amplitud obu sygna³ów konieczne jest zastosowanie ograniczników amplitudy o progu po³o¿onym poni¿ej najni¿szej mo¿liwej amplitudy. Uzyskuje siê to za cenê paso¿ytniczej modulacji fazy uzale¿nionej od amplitudy sygna³u wejœciowego. Zaprojektowany ogranicznik amplitudy jest trójstopniowym uk³adem ró¿nicowym daj¹cym na wyjœciu 300 mV amplitudy, co jest wystarczaj¹ce do wysterowania stopnia mieszaj¹cego w uk³adzie podwójnie zrównowa¿onym. W nastêpnym etapie zostan¹ wykonane projekty bloków sk³adowych mieszacza (IRM), tj. mieszacz podwójnie zrównowa¿ony, przesuwniki fazowe 1 MHz, sumator oraz filtr poœredniej czêstotliwoœci. Zak³ad Projektowania Uk³adów Scalonych... 5 2.2. Bloki funkcjonalne dla aplikacji multimedialnych – sprzêtowa dekompresja plików audio w formacie MP3 Celem zadania by³o opracowanie rozwi¹zania spe³niaj¹cego wymaganie przetwarzania sygna³ów multimedialnych w czasie rzeczywistym przy niskim poborze mocy. Tego rodzaju wymaganie musz¹ spe³niaæ przenoœne urz¹dzenia multimedialne. W ramach dzia³alnoœci statutowej kontynuowano prace nad projektem uk³adu dekodera plików audio w formacie MP3. W poprzednim etapie opracowano model VHDL, bêd¹cy implementacj¹ algorytmu dekompresji MP3 zgodnego z norm¹ ISO. Tematem drugiego etapu prac by³a optymalizacja implementacji algorytmu dekompresji MP3 oraz fizyczna implementacja uk³adu dekodera MP3 w matrycy FPGA. Optymalizacja implementacji algorytmu MP3 Przeprowadzono syntezê logiczn¹ modelu VHDL dekodera plików audio MP3 dla technologii AMS 0,35 µm (Synopsys DC). Wykonano optymalizacjê modelu pod k¹tem minimalizacji powierzchni (minimalizacja liczby ekwiwalentnych bramek) oraz mocy (tab. 1). Przeprowadzono ponown¹ symulacjê zmodyfikowanej wersji Tabela 1. Wyniki optymalizacji projektu dekodera MP3 Powierzchnia [mm2] Czêstotliwoœæ zegara [MHz] Liczba ekwiwalentnych bramek Przed optymalizacj¹ 4,98 15 75K Po optymalizacji 3,39 12 51K Zmiana 31% 20% 32% Wersja projektu (Synopsys DC, AMS 0.35 mm CMOS process) projektu przed i po syntezie logicznej. Wykonano analizê mocy dynamicznej uk³adu za pomoc¹ narzêdzia PrimePower (Synopsys). Implementacja uk³adu dekodera plików MP3 w matrycy FPGA Wykorzystuj¹c opracowany model VHDL dekodera MP3 (ITE_MP3 core), wykonano fizyczn¹ implementacjê uk³adu dekodera audio MP3, pracuj¹cego w czasie rzeczywistym, przy wykorzystaniu matrycy FPGA typu Xilinx VirtexE (rys. 4). Wymagane modu³y pamiêci RAM (15kB) oraz ROM (16kB) zosta³y zaimplementowane przy wykorzystaniu dostêpnych w matrycy, dedykowanych bloków pamiêci RAM (BlockRAMs). Syntezê logiczn¹ przeprowadzono za pomoc¹ programu syntezy logicznej FPGA Compiler II firmy Synopsys. W dalszej kolejnoœci 6 Zak³ad Projektowania Uk³adów Scalonych... RAM MP3 ITE_MP3 core FIFO PCM (32/44.1/48 kHz) Uk³ad sterowania Rys. 4. Implementacja uk³adu dekodera MP3 w matrycy FPGA wykonano fizyczn¹ implementacjê uk³adu w matrycy Xilinx Virtex XCV600E, przy wykorzystaniu oprogramowania ISE Foundation 4.2 firmy Xilinx. Wielkoœæ matrycy zosta³a dobrana pod k¹tem wymaganej liczby bloków dedykowanej pamiêci RAM. Wynikiem implementacji jest binarny plik konfiguracyjny matrycy FPGA oraz dwa pliki projektowe (.vhdl i .sdf), umo¿liwiaj¹ce koñcow¹ symulacjê uk³adu (post-layout simulation). W wyniku symulacji koñcowej pozytywnie zweryfikowano funkcjonowanie uk³adu po implementacji w matrycy FPGA. Uzyskane wyniki implementacji uk³adu dekodera MP3 w matrycy FPGA s¹ nastêpuj¹ce: • wykorzystanie zasobów matrycy: 5480 elementów typu Slice (79 %), 72 bloki typu BlockRAM (100%); • maksymalna czêstotliwoœæ sygna³u zegarowego – 12,4 MHz (mo¿liwa praca w czasie rzeczywistym). Uzyskane parametry s¹ konkurencyjne w stosunku do bloków IP oferowanych przez dostawców komercyjnych. 2.3. Wykonanie pakietu projektowego (design kit) dla technologii ITE C3P1M2 dla œrodowiska Cadence Zadanie jest zwi¹zane z ofert¹ wykonywania przez ITE struktur pó³przewodnikowych i uk³adów scalonych. Oferowane przez ITE technologie mo¿na z powodzeniem wykorzystywaæ w wielu zastosowaniach. Opracowany pakiet projektowy pozwala stworzyæ w zainteresowanych oœrodkach odpowiednie œrodowisko projektowe i przekazywaæ do wykonania projekty uk³adów scalonych drog¹ elektroniczn¹. Zak³ad Projektowania Uk³adów Scalonych... 7 Opracowano nastêpuj¹ce sk³adniki umo¿liwiaj¹ce projektowanie uk³adów scalonych metod¹ full-custom: • bibliotekê technologiczn¹ zawieraj¹c¹ plik definiuj¹cy poszczególne warstwy u¿ywane przy rysowaniu topografii uk³adu scalonego, • zbiór procedur wykorzystywanych przy weryfikacji zgodnoœci topografii uk³adu z obowi¹zuj¹cymi w danej technologii regu³ami projektowania dostarczonymi przez Zak³ad Technologii Mikrosystemów i Nanostruktur Krzemowych, • zbiór procedur wykorzystywanych przy ekstrakcji schematu z topografii uk³adu scalonego, • bibliotekê symboli dostêpnych przyrz¹dów (wprowadzono dane niezbêdne do symulacji schematu elektrycznego uk³adu, jak np. modele), • bibliotekê komórek parametrycznych (skalowalnych tranzystorów, diod, rezystorów, kondensatorów) przyspieszaj¹cych tworzenie topografii. Jest mo¿liwoœæ importu i eksportu topografii w popularnych formatach CIF oraz GDSI. Dokumentacja pakietu zosta³a w³¹czona w œrodowisko projektowe Cadence. Aktualnie biblioteki komórek standardowych s¹ wzbogacane w trzech kategoriach: komórek cyfrowych, analogowych i peryferyjnych. Rozszerzanie tych bibliotek bêdzie kontynuowane. W przysz³oœci planowane jest stworzenie mo¿liwoœci automatycznej generacji topografii oraz syntezy uk³adów cyfrowych z wykorzystaniem narzêdzi Synopsys. Wa¿nym zamierzeniem jest udostêpnienie pakietu dla technologii w wariancie SOI, poniewa¿ ta technologia jest bardzo interesuj¹ca dla wielu zastosowañ. Równoczeœnie przygotowywane jest wdro¿enie spe³niaj¹cego wymagania ISO serwisu informatycznego us³ug dotycz¹cych udostêpniania informacji, obs³ugi technicznej zwi¹zanej z przyjmowaniem projektów oraz zapewnieniem poufnoœci. 2.4. Laboratorium ASIC – ewolucja narzêdzi (sprzêt i oprogramowanie CAD) do projektowania uk³adów scalonych i systemów Zmiany i doskonalenie narzêdzi s¹ z jednej strony zwi¹zane z wprowadzaniem nowych i wycofywaniem starych technologii, oprogramowania CAD, systemów operacyjnych i stacji roboczych przez producentów, z drugiej zaœ wynikaj¹ z zadañ podejmowanych w Zak³adzie. Prace projektowe wymagaj¹ intensywnych i d³ugotrwa³ych symulacji. Poniewa¿ proces projektowania jest z natury procesem iteracyjnym, wiêc wielokrotne powtarzanie d³ugo trwaj¹cych symulacji wyd³u¿a ca³kowity czas trwania projektu. Wprowadzenie technologii klastrów komputerowych umo¿liwi dystrybucjê mocy obliczeniowej komputerów pracuj¹cych w klastrze zgodnie z aktualnymi potrzebami. Rozwój koncepcji systemów otwartych (Linux) oraz geograficznie rozproszonej pracy zespo³owej wymaga zapewnienia u¿ytkownikom bezpiecznego dostêpu do zasobów projektowych (oprogramowania CAD, baz danych). 8 Zak³ad Projektowania Uk³adów Scalonych... W zakresie oprogramowania CAD zainstalowano do nowej wersji oprogramowania Cadence pakiet projektowy dla technologii Si-Ge 0,35 mm firmy Austria MikroSysteme (AMS), wykorzystywany w opracowaniu struktury próbnej bloków radiowych. Uaktualniono równie¿ oprogramowanie Synopsys. Zainstalowano aktualne wersje narzêdzi do implementacji uk³adów w FPGA firmy Xilinx. Uaktualniono symulator logiczny VHDL/Verilog w zwi¹zku z koniecznoœci¹ ponownej kompilacji modeli symulacyjnych. Przygotowano laboratorium (infrastrukturê sprzêtow¹ i konfiguracjê kont u¿ytkowników) pod k¹tem prowadzenia kursów projektowania w jêzyku VHDL. Prowadzono prace maj¹ce na celu sukcesywn¹ migracjê oprogramowania CAD z platformy Solaris/Sun na Linux/PC oraz wprowadzenie technologii klastrów komputerowych w celu lepszego wykorzystania zasobów sprzêtowych Zak³adu. 3. Udzia³ w projektach 5. Programu Ramowego Unii Europejskiej Zak³ad uczestniczy³ w nastêpuj¹cych projektach: • E-COLLEG “Zaawansowana infrastruktura dla paneuropejskiej wspó³pracy in¿y- nierskiej” (IST-1999-11746), • REASON “Badania i kszta³cenie w dziedzinie systemów jednouk³adowych” (IST-2000-30193), • SEWING “Europejski system monitorowania wody” (IST-2000-28084), • SUCIMA “Ultraszybkie krzemowe kamery do pomiaru Ÿróde³ promieniowania beta i gamma dla zastosowañ medycznych ” (GIRD-CT-2001-00561). W projekcie E-COLLEG g³ównym zadaniem Zak³adu w 2003 r. by³o przetestowanie opracowanej przez wspó³wykonawców projektu zaawansowanej infrastruktury dla wspó³pracy rozproszonej, udostêpnionej przez narzêdzia ANTS (Advanced Network Transfer Service) i TRMS (Tool Registration and Management Service). Opracowano kilka komponentów du¿ego projektu kamery cyfrowej, wykonywanego wspólnie z francusk¹ firm¹ Thales Optronique. Celem projektu by³o sprawdzenie, czy infrastruktura ta daje wystarczaj¹ce, pod wzglêdem zabezpieczenia danych i szybkoœci dzia³ania, mo¿liwoœci projektowania z³o¿onych uk³adów w zespo³ach rozproszonych. ANTS jest oprogramowaniem utworzonym od podstaw na uniwersytecie w Paderborn, wykorzystuj¹cym technologiê SOAP (Simple Object Access Protocol) do transparentnego przesy³ania plików poprzez œciany ogniowe (fire wall). Oprogramowanie takie jest niezbêdne do rozproszonej wspó³pracy in¿ynierskiej, gdzie natychmiastowy dostêp do aktualnych plików projektowych ma kluczowe znaczenie. Równolegle na Politechnice Gliwickiej powstawa³o oprogramowanie TRMS projektowane w oparciu o testy œrodowiska ASTAI® oraz doœwiadczenie Zak³adu Zak³ad Projektowania Uk³adów Scalonych... 9 wynikaj¹ce z administracji sieci¹ i systemami zarz¹dzania sieci¹. Oprogramowanie ma zapewniæ mo¿liwoœæ rejestracji narzêdzi (aplikacji), ich wyszukiwania oraz zdalnego uruchomiania niezale¿nie od warunków dostêpu do Internetu (œciany ogniowe, serwery proxy itp.). Jest przy tym bardziej funkcjonalne i wygodne w u¿ywaniu, zapewnia bardzo rozbudowany mechanizm uwierzytelniania u¿ytkowników oraz autoryzacji operacji przez nich wykonywanych, którego brakuje w ANTS. Mechanizm ten sk³ada siê z uwierzytelnienia/szyfrowania opartego na kluczach prywatnych publicznych, logowania do serwisu, systemu praw dostêpu opartego o role. Zadaniem ITE by³o opisanie w jêzyku VHDL kilku komponentów kamery cyfrowej, których specyfikacje zosta³y dostarczone przez stronê francusk¹ z wykorzystaniem utworzonej infrastruktury ANTS. Wykonano modele trzech uk³adów: JTAG, interfejsu pamiêci flash i kontrolera przetwarzania obrazu. Partnerami w tym projekcie by³y zespo³y z: • Infineon Technologies AG, Niemcy; • Instytutu Technologii Elektronowej; • SBS – Siemens Business Services, Niemcy; • Politechniki Œl¹skiej (koordynator merytoryczny); • Thales Optronique, Francja (koordynator finansowy); • Universität-Gesamthochschule Paderborn, Niemcy. Kontynuowano realizacjê projektu REASON. Wspólnie z Politechnik¹ w Libercu i Politechnik¹ Warszawsk¹ zaprojektowano scalony uk³ad edukacyjny, który bêdzie s³u¿y³ do studenckich æwiczeñ z testowania. Aktualnie EDUchip jest prototypowany za poœrednictwem EUROPRACTICE. Wspólnie z Zak³adem Technologii Mikrosystemów i Nanostruktur Krzemowych oraz Zak³adem Czujników Pó³przewodnikowych zorganizowano dwa kursy: • SMEMST2 – Silicon MEMS Technology – Hands-On Course (4-dniowy kurs po³¹czony z zajêciami na linii technologicznej Instytutu w Piasecznie, umo¿liwiaj¹cy zapoznanie siê z technologi¹ mikromechaniczn¹ MEMS); • MMS2 – Modelling Micromechanical Structures (6-godzinny kurs zapoznaj¹cy z modelowaniem struktur mikromechanicznych). Partnerami w tym projekcie by³y zespo³y z: • Politechniki Warszawskiej (koordynator); • Instytutu Technologii Elektronowej; • uczelni technicznych z krajów Europy Œrodkowej i Wschodniej; • Interuniversity MicroElectronic Center IMEC, Belgia; • Technische Universiteit Eindhoven, Holandia; • Université Joseph Fourier, Francja; • Rutherford Appleton Laboratory, Wielka Brytania. W ramach projektu SUCIMA wspó³pracowano z Zak³adem Technologii Mikrosystemów i Nanostruktur Krzemowych oraz z Akademi¹ Górniczo-Hutnicz¹ AGH w Krakowie nad rozwojem technologii SOI monolitycznych detektorów promie- 10 Zak³ad Projektowania Uk³adów Scalonych... INSTITUTE OF ELECTRON TECHNOLOGY DEPARTMENT OF INTEGRATED CIRCUITS’ AND SYSTEMS’ DESIGN Al. Lotników 32/46, 02-668 Warszawa, Poland tel. +48 22 54 87 851, e-mail: [email protected], www.ite.waw.pl Affine Controller Overview ITE_ACTLR Affine controller is a hierarchical IP component described in VHDL, which performs image processing in real time. It cooperates with two SSRAMs, writing data to the first one and reading data from the other one alternately. It controls transfer video data from a VIDEO IN block to one SSRAM concurently with sending video data to a VIDEO OUT block basing on data previously written to the second SSRAM. Video data are sent in data packages, related to even and odd lines, grouped into two frames. Main features Tope level interface Signal Type Description Coef_* input a–f transform coefficients grey_val input Grey value coefficient reset input Reset hpix input Video clock hpix_4x input 4x faster video clock dv_in input Video input data valid vid_in input Video input data bus tpi_in input Odd/even frame indicator vd_b_in input Frame synchronization hd_b_in input Line synchronization • Cooperation with 2 SSRAMs to data write/read alternately. • Hierarchical design – contains 6 components: 4 FSMs controlling whole controller operation, write operation, read operation and output image creation and 2 arithmetic units performing Affine Transformation and Bilinear Interpolation, respectively. • Configurable design vs. pixel number, data and coefficient accuracy, SSRAM sizes. • Performs Affine Transformation for every input image pixel. • Performs Bilinear Interpolation for every output image pixel. dv_out output Video output data valid Deliverables vid_out output Video ouput data bus tpi_out output Odd/even frame indicator vd_b_out output Frame synchronization hd_b_out output Line synchronization • VHDL synthesisable source code • Synthesis script • Test suite Performance • AMS 0.35 mm CMOS (C35) • Area: 6400 cells • System clock: 20 MHz ssram*_d_in input Input data bus of SSRAM 1&2 ssram*d_out output Output data bus of SSRAM 1&2 ssram*_a output Address bus of SSRAM 1&2 ... output Control signals of SSRAM 1&2 Zak³ad Projektowania Uk³adów Scalonych... 11 INSTITUTE OF ELECTRON TECHNOLOGY DEPARTMENT OF INTEGRATED CIRCUITS’ AND SYSTEMS’ DESIGN Al. Lotników 32/46, 02-668 Warszawa, Poland tel. +48 22 54 87 851, e-mail: [email protected], www.ite.waw.pl ITE_JTAG Overview JTAG is a test component which facilitates testing of circuit-board assemblies. It can be used as a part of each design, which is implemented into separate FPGA, allowing to insert boundary registers or internal registers included in the FPGA to serial scanning. The registers can be selected by loading the proper values into the instruction and data registers, being parts of the JTAG circuit. The design is based on the one of Texas Instruments testability products – ACT8997 and its TAP (Test Access Port) controller is compatible with IEEE Std 1149.1. Main features • Compatible with IEEE Std 1149.1. • Allows partitioning of system scan path. • Can be easily tailored to the needs of the customer (configured identification & data bus width 1 up to 4). • Includes 8-bit instruction register. • Instruction set contains 10 instructions (all the required instructions of IEEE Std 1149 and the others selecting different registers to be placed into scanpath). • Includes 8-bit programmable binary counter to count or initiate interrupt signals. • Includes 4-bit identification bus for scan-path identification. • Includes addiotional port Power on Reset to reset initially all registers. Deliverables • VHDL synthesisable source code • Synthesis script • Test suite Top level interface Signal Type Description dtdi input 1–4 device test data input id input 1–4 identification dci input Device condition output mci input Master condition input por input Power on reset tck input Test clock tdi input Test data input tms input Test mode select trs_n input Test reset dtdo output 1–4 device test data output dtms output 1–4 device test mode select dco output Device condition output mco output Master condition ouput dtck output Device test clock tdo output Test data output Performance AMS 0.35 mm CMOS (C35) • Area: 1200 cells • System clock: 20 MHz 12 Zak³ad Projektowania Uk³adów Scalonych... niowania jonizuj¹cego. Zaprojektowano specjaln¹ strukturê próbn¹ o nazwie TSSOI umo¿liwiaj¹c¹: • ekstrakcjê parametrów ró¿norodnych tranzystorów SOI MOSFET, • charakteryzacjê procesu SOI CMOS i sensora, • monitoring po³¹czeñ miêdzy poziomami metalizacji a detektorem. Struktura ma wymiary 6,5 mm ´ 4,0 mm i sk³ada siê z 46 modu³ów (g³ównie o wymiarach 500 mm ´ 800 mm), usytuowanych w 5 rzêdach i 13 kolumnach. Pady wyjœciowe zaaran¿owano w postaci umo¿liwiaj¹cej dokonywanie pomiarów automatycznych. Odrêbna struktura zosta³a zaprojektowano w AGH do weryfikacji konstrukcji uk³adów odczytowych. W g³ównej czêœci struktury TSSOI znajduj¹ siê zestawy tranzystorów, z³¹czy p-n, kondensatorów, rezystorów oraz ³añcuchów po³¹czeñ, w szczególnoœci: • standardowe matryce tranzystorów o wymiarach (w mikrometrach) W/L = 50/50, 20/50, 10/50, 50/10, 50/5 i W/L = 50/3, 50/2,5, 6/50, 5/50, 6/3; • niestandardowe matryce tranzystorów o wymiarach (w mikronach) W/L = = 2400/10, 4800/10, 4800/5 oraz W/L = 10/2400, 10/4800, 6/4800; • matryce tranzystorów do oceny rozk³adu napiêæ progowych modu³y zawieraj¹ce po 4 tranzystory w ró¿nych przestrzennych konfiguracjach; • modu³y do oceny jakoœci polaryzacji pod³o¿a zawieraj¹ce po 5 tranzystorów n-kana³owych i 5 p-kana³owych o ró¿nym rozmieszeniu kontaktu pod³o¿owego w stosunku do tranzystora; • modu³y do ekstrakcji rezystywnoœci warstw sk³adaj¹ce siê z oporników dyfuzyjnych i polikrzemowych wykonanych w ró¿nych konfiguracjach; • modu³y diodowe do ekstrakcji parametrów z³¹czy p-n; • modu³y z kondensatorami do charakteryzacji parametrów warstw pó³przewodnikowych i dielektrycznych; • modu³y niezawodnoœciowe oraz wyspecjalizowane modu³y do pomiarów z³¹czy pikselowych. Struktura próbna TSSOI spe³ni³a swoje zadanie w pocz¹tkowej fazie projektu. Po wykonaniu pomiarów elektrycznych wytworzonych struktur przeprojektowano czêœæ modu³ów i zaprojektowano kilka nowych nie zmieniaj¹c ogólnej koncepcji. Ta nowa wersja zostanie wprowadzona na liniê technologiczn¹ w II kwartale 2004 r. 4. Opracowanie techniki autokalibracji charakterystyk czêstotliwoœciowych w zastosowaniu do uk³adu scalonego transceivera do krótkozasiêgowej komunikacji bezprzewodowej (grant KBN) W 2003 r. rozpoczêto realizacjê projektu naukowo-badawczego grant KBN nr 2.09.100. Przeprowadzono analizê rozwi¹zañ uk³adowych i przygotowano procedurê projektowania. Zak³ad Projektowania Uk³adów Scalonych... 13 5. Us³ugi badawczo-rozwojowe i inne osi¹gniêcia Sprzedano licencjê na blok IP mikrokontrolera ITE80C51 dla Technische Hochschule w Darmstadt. Ponadto pracownik Zak³adu wzi¹³ udzia³ w projekcie badawczym tej uczelni, którego celem by³o opracowanie uk³adu implementuj¹cego procesor Javy (Java Virtual Machine). Wspó³praca z firm¹ Tritem zaowocowa³a zleceniami na prace projektowe i konsultacyjne dla firmy Atmel, jednego z czo³owych producentów uk³adów scalonych. Wykonano projekty bloków cyfrowych przy zastosowaniu jêzyka opisu wysokiego poziomu oraz projekt chipu do badania w³asnoœci elementów stosowanych do jednorazowej personalizacji uk³adów scalonych (symulacje, projekt topografii). W ramach konsultacji wykonano ekspertyzê dokumentacji projektu uk³adu analogowo-cyfrowego zawieraj¹cego bloki RF. Urz¹d Patentowy udzieli³ dwóch patentów zg³oszonych przez pracowników zak³adu na uk³ad wejœciowy CMOS oraz oscylator relaksacyjny. Ponadto zosta³a zarejestrowana topografia uk³adu scalonego do czytnika kart typu RFID. P UBLI KACJE ’2003 Publikacje [P1] AMATI M., BARANSKI M., BULGHERONI A., CACCIA M., DOMAÑSKI K., GRABIEC P., GRODNER M., JAROSZEWICZ B., KUCEWICZ W., KUCHARSKI K., KUTA S., MACHOWSKI W., MARCZEWSKI J., NIEMIEC H., SAPOR M., TOMASZEWSKI D.: Hybrid Active Pixel Sensors and SOI Inspired Option. Nucl. Instr. a. Methods A 2003 vol. 511 nr 1–2 s. 265–270. [P2] BARAÑSKI M., DOMAÑSKI K., GRABIEC P., GRODNER M., JAROSZEWICZ B., KOCIUBIÑSKI A., KUCEWICZ W., KUCHARSKI K., MARCZEWSKI J., NIEMIEC H., SAPOR M., TOMASZEWSKI D.: TSSOI as an Efficient Tool for Diagnostics of SOI Technology in the IET. Proc. of the IEEE 6th Symp. "Diagnostics and Yield", Warszawa, 22–25.06.2003 (CD-ROM). [P3] BARAÑSKI M., DOMAÑSKI K., GRABIEC P., GRODNER M., JAROSZEWICZ B., KOCIUBIÑSKI A., KUCEWICZ W., KUCHARSKI K., MARCZEWSKI J., NIEMIEC H., SAPOR M., TOMASZEWSKI D.: TSSOI as an Efficient Tool for Diagnostics of SOI Technology in the IET. J. of Telecommun. a. Inform. Technol. (w druku). [P4] BARDOSSY A., BLINOWSKA A., JAWORSKI Z., KUgMICZ W., OLLITRAULT J., PENCIOLELLI A., SARNA D., WALKANIS A., WIELGUS A., WOJTASIK A.: Application of Fuzzy Logic to Pacemaker Control. Biocybernet. a. Biomedic. Eng. 2003 vol. 23 nr 1 s. 7–28. [P5] KOKOSZKA A., £UGOWSKI N., NGUYEN Q. T., OBRÊBSKI D., PAWLAK A., SIEKIERSKA K., CARBELLADA M., SCHLICHTER B.: Collaborative Design of the FWMI (FPGA Pulse Width Modulator Industrial Version), Challenges in Collaborative Engineering, E-Colleg Workshop 2003, Poznañ, 15–16.04.2003. [P6] KURJATA-PFITZNER E.: Some Practical Aspects of Integrated RF Circuit Design. Case Study 2,4-GHz VCO. Proc. of the 10th Int. Conf. MIXDES’2003, £ódŸ, 26–28.06.2003, s. 278–281. 14 Zak³ad Projektowania Uk³adów Scalonych... [P7] MARCZEWSKI J., CACCIA M., DOMAÑSKI K., GRABIEC P., GRODNER M., JAROSZEWICZ B., KLATKA T., KOCIUBIÑSKI A., KOZIEL M., KUCEWICZ W., KUCHARSKI K., KUTA S., NIEMIEC H., SAPOR M., SZELEZNIAK M., TOMASZEWSKI D.: Monolithic Silicon Pixel Detectors in SOI Technology. Nucl. Instr. a. Methods (w druku). [P8] MARCZEWSKI J., DOMAÑSKI K., GRABIEC P., GRODNER M., JAROSZEWICZ B., KOCIUBIÑSKI A., KUCHARSKI K., TOMASZEWSKI D., KUCEWICZ W., KUTA S., MACHOWSKI W., NIEMIEC H., SAPOR M., CACCIA M.: SOI Active Pixel Detectors of Ionizing Radiation – Technology & Design Development. Trans. on Nucl. Sci. (w druku). [P9] MARCZEWSKI J., CACCIA M., DOMAÑSKI K., GRABIEC P., GRODNER M., JAROSZEWICZ B., KLATKA T., KOCIUBIÑSKI A., KOZIEL M., KUCEWICZ W., KUCHARSKI K., KUTA S., NIEMIEC H., SAPOR M., SZELEZNIAK M., TOMASZEWSKI D.: Monolithic Silicon Pixel Detectors in SOI Technology. Nucl. Instr. a. Methods A (w druku). [P10] MARCZEWSKI J., DOMAÑSKI K., GRABIEC P., GRODNER M., JAROSZEWICZ B., KOCIUBIÑSKI A., KUCHARSKI K., TOMASZEWSKI D., KUCEWICZ W., KUTA S., MACHOWSKI W., NIEMIEC H., SAPOR M., CACCIA M.: SOI Active Pixel Detectors of Ionizing Radiation – Technology & Design Development. IEEE Trans. Nucl. Sci. (w druku). [P11] NQUYEN Q. T., SIEKIERSKA K., KOBUS A., OBRÊBSKI D., £UGOWSKI N., KOKOSZKA A., NGUYEN Q. M.: A Hardware/Software Configuration and Verification Environement for Automation of Embedded Microcontroller Design Process. Proc. of the 7th World Multiconference on Systemics, Cybernetics and Informatics, Orlando, Florida, USA, 27–30.07.2003, vol. XIII. [P12] NIEMIEC H., KLATKA T., KOZIEL M., KUCEWICZ W., KUTA S., MACHOWSKI W., SAPOR M., SZELEZNIAK M., DOMAÑSKI K., GRABIEC P., GRODNER M., JAROSZEWICZ B., KOCIUBIÑSKI A., KUCHARSKI K., MARCZEWSKI J., TOMASZEWSKI D.: Technology Development for Silicon Monolithic Pixel Sensor in SOI Technology. Proc. of the 10th Int. Conf. MIXDES’2003, £ódŸ, 26–28.06.2003, s. 508–511. [P13] NIEMIEC H., KLATKA T., KOZIEL M., KUCEWICZ W., KUTA S., MACHOWSKI W., SAPOR M., SZELEZNIAK M., DOMAÑSKI K., GRABIEC P., GRODNER M., JAROSZEWICZ B., KOCIUBIÑSKI A., KUCHARSKI K., MARCZEWSKI J., TOMASZEWSKI D.: Rozwój technologii SOI do realizacji monolitycznego detektora mozaikowego. Elektronizacja 2003 nr 10 s. 19–24. [P14] NIEMIEC H., BARANSKI M., KUCEWICZ W., KUTA S., MACHOWSKI W., SAPOR M., DOMAÑSKI K., GRABIEC P., GRODNER M., KUCHARSKI K., JAROSZEWICZ B., MARCZEWSKI J., TOMASZEWSKI D.: SOI Inspired Pixel Sensors. Proc. of the World-Wide Linear Collider Vertex Detector Workshop, Arlington, USA, 8.01.2003 (http://design.lbl.gov/-natalie/program html). [P15] NIEMIEC H., KOZIEL M., KLATKA T., KUCEWICZ W., KUTA S., MACHOWSKI W., SAPOR M., DOMAÑSKI K., GRABIEC P., GRODNER M., JAROSZEWICZ B., KOCIUBIÑSKI A., KUCHARSKI K., MARCZEWSKI J., TOMASZEWSKI D., CACCIA M.: Monolithic Pixel Sensor in SOI Technology – First Test Results. Proc. of the 4th ECFA/DESY Workshop on Physics and Detectors, Amsterdam, Holandia, 1–4.04.2003 (http://www.nikhef.nl/ ecfa-desy/ECspecific/ Program/ Presentations/ April-2/ Par-3-3/ /A/niemiec-h.ppt). [P16] OBRÊBSKI D., SIEKIERSKA K., NGUYEN Q.T., £UGOWSKI N., KOKOSZKA A.: Digital IP Cores Design at RTL and Behavioral Level. Proc. of the 10th Int. Conf. MIXDES’2003, £ódŸ, 26–28.06.2003, s. 669–673. [P17] SIEKIERSKA K., OBRÊBSKI D., £UGOWSKI N., NGUYEN Q. T., KOKOSZKA A.: Practical Aspects of Binary Floating Point Unit Design. Proc. of the 10th Int. Conf. MIXDES’2003, £ódŸ, 26–28.06.2003, s. 268–171. Zak³ad Projektowania Uk³adów Scalonych... 15 [P18] SZCZÊSNY J., KO£ODZIEJSKI J. F., OBRÊBSKI D.: Wp³yw czêstotliwoœci taktowania na poziom generowanych zaburzeñ programowalnych matryc cyfrowych. Elektronizacja (w druku). [P19] SZCZÊSNY J., KO£ODZIEJSKI J. F., OBRÊBSKI D.: Electromagnetic Emissions of Digital Circuits Implemented in XILINX FPGAs XC 4025E and XCV 800 Types. Electron Technol. – Internet J. (zg³. 20.11.03). [P20] W¥SOWSKI J., ZAB£OCKI J., KOWALCZYK A.: Design Issues of Hardware MP3 Audio Decoder Macrocell. Proc. of the 10th Int. Conf. MIXDES’2003, £ódŸ, 26–28.06.2003, s. 194–197. [P21] W¥SOWSKI J., ZAB£OCKI J., KOWALCZYK A.: Low Power Design of MP3 Audio Decoder Silicon IP. ECS’03 Proc. 4th Electronic Electronic Circuits and Systems Conf. ECS’03, Bratys³awa, S³owacja, 11–12.09.2003 (CD-ROM). Konferencje [K1] BARAÑSKI M., DOMAÑSKI K., GRABIEC P., GRODNER M., JAROSZEWICZ B., KOCIUBIÑSKI A., KUCEWICZ W., KUCHARSKI K., MARCZEWSKI J., NIEMIEC H., SAPOR M., TOMASZEWSKI D.: TSSOI as an Efficient Tool for Diagnostics of SOI Technology in the IET. IEEE 6th Symp. "Diagnostics and Yield", Warszawa, 22–25.06.2003 (plakat). [K2] KOKOSZKA A., £UGOWSKI N., NGUYEM Q. T., OBRÊBSKI D., PAWLAK A., SIEKIERSKA K., CARBELLADA M., SCHLICHTER B.: Collaborative Design of the FWMI (FPGA Pulse Width Modulator Industrial Version), Challenges in Collaborative Engineering, E-Colleg Workshop 2003, Poznañ, 15–16.04.2003 (ref.). [K3] KURJATA-PFITZNER E.: Some Practical Aspects of Integrated RF Circuit Design. Case Study 2,4-GHz VCO. 10th Int. Conf. MIXDES’2003, £ódŸ, 26–28.06.2003 (ref.). [K4] MARCZEWSKI J., DOMAÑSKI K., GRABIEC P., GRODNER M., JAROSZEWICZ B., KOCIUBIÑSKI A., KUCHARSKI K., TOMASZEWSKI D., KUCEWICZ W., KUTA S., MACHOWSKI W., NIEMIEC H., SAPOR M., CACCIA M.: SOI Active Pixel Detectors of Ionizing Radiation – Technology & Design Development. IEEE Nuclear Science Symp. a. Medical Imaging Conf., Portland, Oregon, USA, 19–25.10.2003 (ref.). [K5] MARCZEWSKI J., CACCIA M., DOMAÑSKI K., GRABIEC P., GRODNER M., JAROSZEWICZ B., KLATKA T., KOCIUBIÑSKI A., KOZIEL M., KUCEWICZ W., KUCHARSKI K., KUTA S., NIEMIEC H., SAPOR M., SZELEZNIAK M., TOMASZEWSKI D.: Monolithic Silicon Pixel Detectors in SOI Technology. 12th Int. Workshop on Vertex Detectors VERTEX 2003, Windermere, Wielka Brytania, 14–19.09.2003 (ref.). [K6] NQUYEN Q. T., SIEKIERSKA K., KOBUS A., OBRÊBSKI D., £UGOWSKI N., KOKOSZKA A., NGUYEN Q. M.: Configuralibility Approach to Embedded Microprocessor Design. 4th Electronic Electronic Circuits and Systems Conf. ECS’03, Bratys³awa, S³owacja, 11–12.09.2003 (ref.). [K7] NIEMIEC H., KLATKA T., KOZIEL M., KUCEWICZ W., KUTA S., MACHOWSKI W., SAPOR M., SZELEZNIAK M., DOMAÑSKI K., GRABIEC P., GRODNER M., JAROSZEWICZ B., KOCIUBIÑSKI A., KUCHARSKI K., MARCZEWSKI J., TOMASZEWSKI D.: Technology Development for Silicon Monolithic Pixel Sensor in SOI Technology. 10th Int. Conf. MIXDES’2003, £ódŸ, 26–28.06.2003 (kom.). [K8] NIEMIEC H., KOZIEL M., KLATKA T., KUCEWICZ W., KUTA S., MACHOWSKI W., SAPOR M., DOMAÑSKI K., GRABIEC P., GRODNER M., JAROSZEWICZ B., KOCIUBIÑSKI A., KUCHARSKI K., MARCZEWSKI J., TOMASZEWSKI D., CACCIA M.: Monolithic Pixel Sensor in SOI Technology – First Test Results. 4th ECFA/DESY Workshop on Physics and Detectors, Amsterdam, Holandia, 1–4.04.2003 (ref.). [K9] NIEMIEC H., BARANSKI M., KUCEWICZ W., KUTA S., MACHOWSKI W., SAPOR M., DOMAÑSKI K., GRABIEC P., GRODNER M., KUCHARSKI K., JAROSZEWICZ B., MARCZEWSKI J., TOMASZEWSKI D.: 16 Zak³ad Projektowania Uk³adów Scalonych... SOI Inspired Pixel Sensors. World-Wide Linear Collider Vertex Detector Workshop, Arlington, USA, 8.01.2003 (ref.). [K10] NIEMIEC H., KLATKA T., KOZIEL M., KUCEWICZ W., KUTA S., MACHOWSKI W., SAPOR M., SZELEZNIAK M., DOMAÑSKI K., GRABIEC P., GRODNER M., JAROSZEWICZ B., KOCIUBIÑSKI A., KUCHARSKI K., MARCZEWSKI J., TOMASZEWSKI D.: Technology Development for Silicon Monolithic Pixel Sensor in SOI Technology. 10th Int. Conf. MIXDES’2003, £ódŸ, 26–28.06.2003 (plakat). [K11] OBRÊBSKI D., SIEKIERSKA K., NGUYEN Q. T., £UGOWSKI N., KOKOSZKA A.: Digital IP Cores Design at RTL and Behavioral Level. 10th Int. Conf. MIXDES’2003, £ódŸ, 26–28.06.2003 (kom., plakat). [K12] SIEKIERSKA K., OBRÊBSKI D., NGUYEN Q. T., £UGOWSKI N.: Practical Aspects of Digital IP Cores Design Based on VHDL at Behavioral and RT Levels. Konf. “The Experience of Designing and Application of CAD Systems in Microelectronics”, Lwów, Ukraina, 18–22.02.2003 (ref.). [K13] SIEKIERSKA K., OBRÊBSKI D., £UGOWSKI N., NGUYEN Q. T., KOKOSZKA A.: Practical Aspects of Binary Floating Point Unit Design. 10th Int. Conf. MIXDES’2003, £ódŸ, 26–28.06.2003 (ref.). [K14] W¥SOWSKI J., ZAB£OCKI J., KOWALCZYK A.: Design Issues of Hardware MP3 Audio Decoder Macrocell. 10th Int. Conf. MIXDES’2003, £ódŸ, 26–28.06.2003 (ref.). [K15] W¥SOWSKI J., ZAB£OCKI J., KOWALCZYK A.: Low Power Design of MP3 Audio Decoder Silicon IP. 4th Electronic Electronic Circuits and Systems Conf. ECS’03, Bratys³awa, S³owacja, 11–12.09.2003 (ref.). Patenty [PA1] PODMIOTKO W., GRODNER M., SZYMAÑSKI A., KURJATA-PFITZNER E.: Uk³ad wejœciowy CMOS. Pat. RP nr 186047. [PA2] £ADZIAK D., PODMIOTKO W., SZYMAÑSKI A.: Oscylator relaksacyjny. Patent RP nr P326912. Topografie [T1] BYRKA A., KURJATA-PFITZNER E., SADOWSKI M., SKOWRON M.: Topografia u.s. RFID. Nr zg³. S-9.
