Modelowanie i symulacja systemów cyfrowych Laboratorium 5

Modelowanie i symulacja systemów cyfrowych
Uniwersytet Zielonogórski
Wydział Elektrotechniki, Informatyki i Telekomunikacji
Instytut Informatyki i Elektroniki
Zakład InŜynierii Komputerowej
przygotował: dr inŜ. Remigiusz Wiśniewski
Laboratorium 5
Komponenty w opisie strukturalnym układu cyfrowego
CEL ĆWICZENIA
•
Zapoznanie ze sposobami modelowania strukturalnego w języku VHDL.
PRZYGOTOWANIE DO ĆWICZENIA
•
Podstawowe operacje logiczne.
ZADANIA DO ZREALIZOWANIA
Zad. 1. Zaprojektuj w języku VHDL jednowejściową bramkę NOT (o nazwie not1), oraz
dwuwejściowe bramki AND (o nazwie and2) oraz OR (o nazwie or2). Wszystkie porty
wejściowe oraz wyjściowe powinny być typu STD_LOGIC.
Zad. 2. Zaprojektuj w języku VHDL układ realizujący funkcję bramki NAND, wykorzystując
w tym celu komponenty bramek NOT oraz AND opisanych w zadaniu 1:
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity nand2 is
port(
a,b : in STD_LOGIC;
y:out STD_LOGIC
);
end;
architecture opis_nand2 of nand2 is
component and2 is
port (
a,b:in STD_LOGIC;
y:out STD_LOGIC
);
end component and2;
component not1 is
port (
a:in STD_LOGIC;
y:out STD_LOGIC
);
end component not1;
signal and_ab : STD_LOGIC;
begin
comp_and2_ab : and2 port map (a,b,and_ab);
comp_n1_ab : not1 port map (and_ab,y);
end;
Modelowanie i symulacja systemów cyfrowych
Uniwersytet Zielonogórski
Wydział Elektrotechniki, Informatyki i Telekomunikacji
Instytut Informatyki i Elektroniki
Zakład InŜynierii Komputerowej
przygotował: dr inŜ. Remigiusz Wiśniewski
Zad. 3. Zaprojektuj w języku VHDL układ realizujący funkcję bramki XOR, wykorzystując w tym
celu komponenty bramek opisanych w zadaniu 1.
Zad. 4. Zaprojektuj w języku VHDL, sumator pełny wykorzystując w tym celu komponenty bramek
zrealizowanych w zadaniu 1 oraz 3. Przeprowadź symulację układu.
Zad. 5. Zaprojektować w języku VHDL, 4-bitowy sumator pełny wykorzystując jako komponent
układ zaprojektowany w zadaniu 4. Przeprowadzić symulację układu.
Zad. 6. Dodać nową architekturę do układ z zadania 5, wykorzystując instrukcję generate.
Przeprowadzić symulację układu.
Zad. 7. Zaprojektować w języku VHDL, N-bitowy sumator pełny wykorzystując jako komponent
układ zaprojektowany w zadaniu 1. Wartość N naleŜy zdefiniować w bloku generic.
Przeprowadzić symulację układu.