1 cel ćwiczenia wstęp teoretyczny 5

WFiIS
LABORATORIUM
Z ELEKTRONIKI
Imię i nazwisko:
1.
2.
TEMAT:
Data wykonania: Data oddania:
ROK
GRUPA
ZESPÓŁ
NR ĆWICZENIA
Zwrot do poprawy:
Data oddania:
Data zliczenia:
OCENA
CEL ĆWICZENIA
Badanie działania bramki NAND wykonanej w technologii TTL oraz układów zbudowanych
w oparciu o tę bramkę.
WSTĘP TEORETYCZNY
Układy logiczne TTL (transistor-transistor logic) są jedną z najbardziej znanych rodzin
układów cyfrowych opartych na tranzystorach bipolarnych.
Główne parametry technologii TTL:
-zasilanie:
-krótki czas propagacji:
-stosunkowo duża moc strat:
-układ rozumie jako logiczny stan niski (L) napięcie na wejściu:
-układ rozumie jako logiczny stan wysoki (H) napięcie na wejściu:
-otrzymywane napięcie na wyjściu dla stanu niskiego (L):
-otrzymywane napięcie na wyjściu dla stanu wysokiego (H):
+5V (±5%)
~ 10ns
~ 10mW
0V < U in < 0,8V
2V < U in < 5V
U out ≤ 0, 4V
U out ≥ 2, 4V
Na zajęciach korzystano z układu UCY7400, który zawiera cztery dwuwejściowe bramki
NAND. Poniżej przedstawiono schemat wewnętrzny tego układu.
Tablica prawdy dla bramki logicznej NAND (stan LOW=L, stan HIGH=H) :
IN1
L
L
H
H
IN2
L
H
L
H
Jarosław Mróz, Jacek Mostowicz – Układy logiczne TTL
OUT
H
H
H
L
1
Zalety
•
•
•
•
•
•
•
układów TTL:
duża szybkość przełączenia
duży współczynnik powielania logicznego
małe impedancje wyjściowe w stanie L i H
pojedyncze źródło napięcia zasilania
duża odporność na zakłócenia
praca w szerokim zakresie temperatur
duża pewność działania
Wady układów TTL:
• wejścia układów TTL w stanie niskim są źródłem prądu, utrudnia to stosowanie
układów opóźniających RC
• układy TTL wymagają napięcia zasilania: +5V ±5% przy stosunkowo dużym
poborze mocy
• ponieważ ich stopnie wyjściowe wytwarzają w chwilach przełączeń szpilki prądu
zasilającego o dużym natężeniu, wymaga to hojnego szafowania pojemnościami
zwierającymi szpilki (najlepiej w liczbie jednego kondensatora 0,1μ F )
Realizacja standardowej bramki NAND w technologii TTL typu 7400
Jarosław Mróz, Jacek Mostowicz – Układy logiczne TTL
2
OPRACOWANIE POMIARÓW
1.1. Dla jednej z bramek logicznych układu UCY7400 badano charakterystykę
U out = f (U in ) (zależność napięcia wyjściowego U out od napięcia wejściowego U in ).
Pomiaru dokonano dla następującego zakresu napięć wejściowych 0 − 2,5V .
Wejścia pozostałych bramek zostały zwarte do masy.
W pierwszej kolumnie poniższej tabeli znajduje się wartość napięcia wejściowego, w
drugiej wartość napięcia wyjściowego.
Uin [V]
0,007
0,300
0,500
0,600
0,700
0,800
0,900
1,000
1,100
1,200
1,250
1,300
1,350
1,400
1,410
1,420
1,430
1,440
1,450
1,500
2,000
2,500
Uout [V]
3,94
3,93
3,92
3,85
3,72
3,59
3,45
3,31
3,12
2,80
2,62
1,82
1,32
0,97
0,95
0,41
0,29
0,03
0,03
0,03
0,03
0,03
tabela 1.1 – rezultaty pomiaru zależności U out od U in ;
Jarosław Mróz, Jacek Mostowicz – Układy logiczne TTL
3
Zależność Uout=f(Uin)
4,5
4,0
Uout [V]
3,5
3,0
HIGH
2,5
LOW
2,0
1,5
1,0
0,5
0,0
0
0,2
0,4
0,6
0,8
1
1,2
1,4
1,6
1,8
2
2,2
2,4
2,6
2,8
Uin [V]
pomiary
wykres 1.1
Na powyższym wykresie można zauważyć, że stan wysoki odpowiada napięciu na wyjściu
U out ≈ 4V (znaczony jako stan HIGH), a stan niski odpowiada wartości U in = 0, 03V
(oznaczony jako LOW).
Jarosław Mróz, Jacek Mostowicz – Układy logiczne TTL
4
1.2. Dla jednej z bramek badano charakterystykę I cc = f (U in ) . Napięcie wejściowe
zmieniane było w zakresie
0 − 2,5V jednocześnie mierząc prąd wpływający I cc .
Wejścia pozostałych bramek były zwarte do masy.
Dodatkowo w celu otrzymania prądu pobieranego przez jedną bramkę zmierzono prąd
wszystkich bramek zwartych do masy, podzielono ten wynik przez 4 (ilość bramek w
układzie) i pomnożono przez 3 (ilość bramek zwartych do masy podczas pomiaru).
Prąd wszystkich bramek zwartych do masy: I cc0 = 4,1mA
W pierwszej kolumnie poniższej tabeli znajduje się wartość napięcia wejściowego, w
drugiej zmierzony prąd, a w trzeciej prąd pobierany przez jedną bramkę
( I c1
= I cc − 3 I cc0 ).
4
Uin [V]
Icc [mA]
Ic1 [mA]
0,007
4,10
1,03
0,300
4,04
0,97
0,500
4,00
0,93
0,600
4,02
0,95
0,700
4,08
1,01
0,800
4,14
1,07
0,900
4,20
1,13
1,000
4,27
1,20
1,100
4,34
1,27
1,200
4,43
1,36
1,250
4,56
1,49
1,300
11,83
8,76
1,350
18,18
15,11
1,400
24,60
21,53
1,410
25,30
22,23
1,420
29,10
26,03
1,430
29,60
26,53
1,440
6,30
3,23
1,450
6,30
3,23
1,500
6,30
3,23
2,000
6,30
3,23
2,500
6,30
3,23
tabela 1.2 – rezultaty pomiaru zależności I cc od U out
Jarosław Mróz, Jacek Mostowicz – Układy logiczne TTL
5
Zależność Icc=f(Uin)
35
30
Icc [mA]
25
20
15
10
5
0
0
0,5
1
1,5
2
2,5
3
Uin [V]
pomiary
wykres 1.2
Dla stanu wysokiego bramka pobiera prąd
większy i wynosi
I c1 ≈ 1mA , a w stanie niskim pobór jest
I c1 ≈ 3mA . Można łatwo zauważyć, że maksymalny prąd jest pobierany
w czasie przełączania tranzystorów
2. Sprawdzenie tablicy prawdy dla bramki NAND. Jako logiczne zero wejście zwierano do
masy, a jako logiczne jeden wejście zwierano do linii zasilania (5V).
wejście A [V]
wejście B [V]
0
0
0
5
5
0
5
5
tablica 2 – tablica prawdy dla bramki NAND
Jarosław Mróz, Jacek Mostowicz – Układy logiczne TTL
wyjście Y [V]
3,98
3,97
3,98
0,03
6
3. Odpowiedź bramki na impuls prostokątny
U [V]
odpowiedź bramki na impuls prostokatny
t [ns]
impuls prostokątny
odpowiedź bramki
wykres 2 – odpowiedź bramki na impuls prostokątny
Na wykresie 2 przedstawiono odpowiedź bramki NAND na sygnał prostokątny. Za pomocą
oscyloskopu odczytano czas propagacji t pHL oraz czas opadania impulsu toLH :
t pHL = 14, 4ns
toLH = 8,8ns
Podobnie postąpiono ze zboczem opadającym sygnały wyjściowego. Czas t pLH to czas
propagacji, a tnHL to czas narastania zbocza:
t pLH = 20,8ns
tnHL = 23, 2ns
Średni czas propagacji można policzyć za pomocą średniej arytmetycznej t pHL i t pLH :
t pŚR = 17, 6ns
Świadczy to o szybkości bramek NAND wykorzystywanych przy budowie szybkich
układów cyfrowych.
Jarosław Mróz, Jacek Mostowicz – Układy logiczne TTL
7
4. Badanie działania układu złożonego z 7 inwerterów.
Układ jest realizowany przez dwa układy UCY7400.
schematyczne przedstawienie układu siedmiu inwerterów
realizacja układu na płytce montażowej
Czas trwania sygnału obserwowanego na wyjściu układu to ti
= 66, 4ns . Znając ten czas
oraz liczbę inwerterów w układzie można w prosty sposób obliczyć średni czas propagacji
sygnału przez jeden inwerter:
tiŚR =
ti
≈ 9, 49ns
7
Impuls podawany na wejściu układu potrzebuje więcej czasu na przejście przez 7
inwerterów i dotarcie do bramki niż impuls biegnący bezpośrednio do niej. Ponieważ jest
nieparzysta ilość inwerterów na drugim wejściu dostajemy impuls przeciwny logicznie, ale
ze względu na opóźnienie inwerterów, przez krótki okres czasu na wejściach bramki
NAND jest ten sam stan logiczny, co powoduje powstanie na wyjściu stanu L.
Jarosław Mróz, Jacek Mostowicz – Układy logiczne TTL
8
5. Badanie działania generatora.
Układ jest realizowany za pomocą dwóch układów UCY7400.
schematyczne przedstawienie generatora
realizacja układu na płytce montażowej
Za pomocą oscyloskopu wyznaczono okres generowanego impulsu:
T = 135ns
W celu wyznaczenia średniego czasu propagacji należy podzielić okres
inwerterów):
t pŚR =
T przez 14 (7
T
≈ 9, 6ns
14
Jarosław Mróz, Jacek Mostowicz – Układy logiczne TTL
9
6. Badanie działania multiwibratora monostabilnego.
schematyczne przedstawienie multiwibratora monostabilnego
Dla wartości R = 10k Ω oraz C = 1nF zmierzono wartość napięcia w punktach od A do F
(rysunek powyżej). Wyniki zestawiono w tabeli:
A
B
C
D
E
F
U [V]
2,00
1,88
1,06
2,45
3,14
0,61
Następnie wyznaczono czas trwania impulsów wyjściowych dla różnych wartości
rezystora R i kondensatora C. Wyniki zestawiono w poniższych tabelach:
R [Ω]
C [nF]
t [ns]
100
10
314
R [Ω]
C [nF]
t [ns]
100
100
522
R [Ω]
C [μF]
t [μs]
100
1
4,92
Jarosław Mróz, Jacek Mostowicz – Układy logiczne TTL
10
WNIOSKI
Układy serii TTL pomimo swoich zalet ustępują innym technologiom używanym w
układach o dużej komplikacji i jednocześnie małych wymiarach. Wynika z tego
zminimalizowane zużycie prądu. Układy TTL pobierają znaczne zużycie energii
(polaryzacja tranzystorów) co pokazało ćwiczenie 1.2. Powoduje to nadmierne grzanie się
układów, które jest wielce niepożądane przy budowie mikroprocesorów.
Największy pobór prądu zaobserwowano w czasie przełączania tranzystorów
(wykres 1.2), a dokładnie mówiąc przeładowania pojemności.
Na podstawie ćwiczenia 1.1 oraz 2 zaobserwowano, że układy TTL nie trzymają na
wejściach dokładnych stanów logicznych. Dzięki temu otrzymano pewne marginesy dla
sygnałów wejściowych, które nie mają czystego stanu logicznego. Z drugiej strony na
wyjściu otrzymujemy bardzo dokładne stany logiczne.
Dodatkowo za pomocą bramek NAND można realizować dowolne funkcje logiczne, co jest
dowodem ich uniwersalności w zastosowaniach.
LITERATURA
1) Układy Półprzewodnikowe U.Tietze, C.Schenk;
ZAŁĄCZNIKI
1) zestaw wyników pomiarów z laboratorium;
Jarosław Mróz, Jacek Mostowicz – Układy logiczne TTL
11