Patent 1

POLSKA
OPIS PATENTOWY
RZECZPOSPOLITA
125941
LUDOWA
Patent dodatkowy
Int. CI.3G06F 1/00
do patentu nr —
Zgłoszono:
80 12 17 (P. 228580)
Pierwszeństwo
URZĄD
Zgłoszenie ogłoszono: 81 10 30
PATENTOWY
PRL
Opis patentowy opublikowano: 1985 06 28
Twórcywynalazku: Janusz Janiczek, Krzysztof Jellonek, Krzysztof Kardach
Uprawniony z patentu: Politechnika Wrocławska,
Wrocław (Polska)
Sposób i układ generowania sygnału synchronizacji
w układach przetwarzania danych
Przedmiotem wynalazku jest sposób i układ generowania sygnału synchronizacji w układach
przetwarzania danych, przeznaczony do stosowania w jednostkach obliczających systemów
pomiarowych i przetwarzania danych, zwłaszcza zawierających procesor kalkulatorowy.
Znane układy wykorzystujące dla celów przetwarzania danych procesor kalkulatorowy, nie
wytwarzające specjalnego sygnału zakończenia operacji przetwarzania danych, zawierają genera¬
tor interwałów czasowych dobranych tak, by były one równe lub większe od czasu najdłuższej z
operacji możliwych w danym procesorze kalkulatorowym. Generator ten wyznacza inicjowanie
następnych operacji lub odbioru danych do przetwarzania w określonych momentach niezależnie
od momentu rzeczywistego zakończenia poprzedniej operacji.
Sposób generowania sygnału synchronizacji w układach przetwarzania danych według wyna¬
lazku polega na tym, że sygnały odpowiadające danym wejściowym przesyłane poprzez blok
sterowania do procesora kalkulatorowego, a następnie do bloku odczytowego, przekazuje się
równocześnie do bloku formowania sygnału synchronizacji. Sygnałem wyjściwym z bloku formo¬
wania inicjuje się za pośrednictwem bloku sterowania kolejne operacje procesora kalkulatorowe¬
go.
Układ generowania sygnału synchronizacji w układach przetwarzania danych według wyna¬
lazku zawiera procesor kalkulatorowy połączony poprzez blok sterowania z polem odczytowym
oraz blok formowania sygnału synchronizacji. Blok formowania składa się z elementów logicz¬
nych. Wejścia bloku formowania są połączone z wybranymi wyjściami kalkulatorowego proce¬
sora, przeznaczonymi do sterowania blokiem odczytowym. Natomiast wyjście bloku formowania
jest połączone z wejściem synchronizacji bloku sterowania.
Blok formowania może stanowić układ sumy logicznej lub układ iloczynu logicznego. W
zależności od połączenia wejść bloku formowania sygnału synchronizacji z wyjściami kalkulatoro¬
wego procesora i sterującymi segmentami odczytowego bloku istnieją cztery wersje rozwiązania
układu według wynalazku.
W pierwszej wersji układu generowania sygnału synchronizacji w układach przetwarzania
danych blok formowania sygnału stanowi funktor sumy logicznej, którego wejście jes połączone z
trzecim wyjściem kalkulatorowego procesora, sterującym trzecim segmentem odczytowego bloku.
!
\
t
i
2
125 941
|
i
Dalsze wejścia układu sumy logicznej są połączone z co najmniej jednym spośród pozostałych
pięciu wyjść procesora kalkulatorowego, sterujących odpowiednimi segmentami odtzytowego
bloku.
W drugiej wersji układu generowania sygnału synchronizacji w układach przetwarzania
danych blok formowania sygnału stanowi funktor sumy logicznej, którego jedno wejście jest
połączone z drugim wyjściem kalkulatorowego porcesora, sterującym drugim segmentem odczyto¬
wego bloku. Dalsze wejścia układu sumy logicznej są połączone z co najmniej jednym spośród
trzeciego, czwartego lub szóstego wyjścia procesora kalkulatorowego, sterujących odpowiednimi
segmentami odczytowego bloku.
W trzeciej wersji układu generowanie sygnału synchronizacji w układach przetwarzania
danych blok formowania sygnału stanowi funktor iloczynu logicznego, którego jedno wejście jest
połączone z trzecim wyjściem kalkulatorowego procesora, sterującym trzecim segmentem odczyto¬
wego bloku. Dalsze wejścia funktora iloczynu logicznego są połączone z co najmniej jednym
spośród pozostałych pięciu wyjść procesora kalkulatorowego, sterujących odpowiednimi segmen¬
tami odczytowego bloku.
W czwartej wersji układu generowania sygnału synchronizacji w układach przetwarzania
danych blok formowania sygnału stanowi funktor iloczynu logicznego, którego jedno wejście jest
połączone z drugim wyjściem kalkulatorowego procesora, sterującym drugim segmentem odczyto¬
wego bloku. Dalsze wejścia funktora iloczynu logicznego są połączone z co najmniej jednym
spośród trzeciego, czwartego lub siódmego wyjścia procesora kalkulatorowego, sterujących odpo¬
wiednimi segmentami odczytowego bloku.
W odniesieniu do znanego stanu techniki zastąpienie stałych interwałów szasowych, równych
czasowi trwania najdłuższej z możliwych operacji przetwarzania danych, interwałami zmiennymi,
równymi sumie czasów rzeczywiście wykonywanych operacji ma ten korzystny skutek, że umożli¬
wia skrócenie czasu przetwarzania danych do rzeczywistych możliwościu układu przetwarzania i
całkowite wyeliminowanie czasów martwych oczekiwania na inicjację następnej operacji.
Przedmiot wynalazku jest przedstawiony w przykładzie wykonania na rysunku, na którym
fig. 1 przedstawia schemat blokowy układu generowania sygnału synchronizacji, fig. 2 przedstawia
pierwszą wersję układu połączeń procesora kalkulatorowego z blokiem odczytowym i blokiem
formowania w postaci sumy logicznej, fig. 3 przedstawia drugą wersję układu połączeń procesora
kalkulatorowego z blokiem odczytowym i blokiem formowania w postaci sumy logicznej, fig. 4
przedstawia trzecią wersję układu połączeń procesora kalkulatorowego z blokiem odczytowym i
blokiem formowania w postaci iloczynu logicznego, fig. 5 przedstawia czwartą wersję układu
połączeń procesora kalkulatorowego z blokiem formowania w postaci iloczynu logicznego.
Układ generowania sygnału synchronizacji w układach przetwarzania danych według wyna¬
lazku składa się z bloku 1 sterowania, kalkulatorowego procesora 2, bloku 3 formowania sygnału
synchronizacji i odczytowego bloku 4. Blok 3 formowania sygnału synchronizacji mogą stanowić
funktory sumy lub iloczynu logicznego w zależności od typu logiki zastosowanego procesora, to
znaczy w zależności od tego, czy sygnałem znaczącym jest poziom sygnału wysoki, czy niski.
Odpowiednie wyjścia Sa, Sb, Sc, Sd, Se, Sf, Sg, sygnałów sterujących kalkulatorowego procesora 2 są
połączone kolejno z segmentami a, b, c, d, e, f, g, wskaźników odczytowego bloku 4.
Zależnie od stosowania w bloku 3 formowania funktora sumy logicznej lub funktora iloczynu
logicznego oraz zależnie od połączeń wejść bloku 3 formowania z wyjściami S*, Sb, Sc, Sd, Sc, Sf, Sg,
kalkulatorowego procesora 2 i sterującymi segmentami a, b, c, d, e, f, g, odczytowego bloku 4
istnieje możliwość uzyskania czterech wersji połączeń.
W pierwszej wersji połączeń blok 3 formowania stanowi funktor sumy logicznej, którego
jedno wejście jest połączone z wyjściem Sc kalkulatorowego procesora 2, sterującym segmentem c
odczytowego bloku 4. Dalsze wejścia układu sumy logicznej są połączone z co najmniej jednym
spośród wyjść Sa, Sb, Sd, Se, lub Sg sterujących segmentami a, b, d, e, g, odczytowego bloku 4.
W drugiej wersji połączeń blok 3 formowania stanowi funktor sumy logicznej, którego jedno
wejście jest połączone z wyjściem Sb kalkulatorowego procesora 2, sterującego segmentem b
odczytowego bloku 4. Dalsze wejścia funkota sumy logicznej są połączone z co najmniej jednym
spośród wyjść Sc, Sd, lub Sf kalkulatorowego procesora 2, sterującego segmentami c, d, f odczyto¬
wego bloku 4.
125941
3
W trzeciej wersji połączeń blok 3 formowania stanowi funktor iloczynu logicznego, którego
jedno wejście jest połączone z wyjściem Sc kalkulatorowego procesora 2, sterującym segmentem c
odczytowego bloku 4. Dalsze wejścia funktora iloczynu logicznego są połączone z co najmniej
jednym spośród wyjść S kalkulatorowego procesora 2, sterujących segmentami a, b,
d, e, g, odczytowego bloku 4.
W czwartej wersji połączeń blok 3 formowania stanowi funktor iloczynu logicznego, którego
jedno wejście jest połączone z wyjściem Sb kalkulatorowego procesora 2, sterującym segmentem b
odczytowego bloku 4. Dalsze wejścia funktora iloczynu logicznego są połączone z co najmniej
jednym spośród wyjść ^c, ^d, ^f kalkulatorowego procesora 2, sterujących segmentami c, d, f,
odczytowego bloku 4.
Sposób generowania sygnału synchronizacji w układach przetwarzania danych według wyna¬
lazku polega na wykorzystaniu dwóch cech kalkulatorowego procesora 2; dynamicznego sterowa¬
nia odczytowego bloku 4 oraz wygaszania segmentów a, b, c, d, e, f, g odczytowego bloku 4.
Generowanie sygnału synchronizacji jest możliwe dzięki wprowadzeniu do układu bloku Sformo¬
wania sygnału synchronizacji. Poprzez wprowadzenie odpowiednich połączeń w układzie funktora
sumy lub iloczynu logicznego blok 3 formowania bada stan wybranych wyjść ^a* ^bj ^c» ^dj ^c> ^f
sterujących odpowiednimi segmentami odczytowego bloku 4 i natychmiast wysyła sygnał pojawie¬
nia się ekspozycji dowolnej cyfry i ten sygnał inicjuje kolejną operację.
Działanie układu generowania sygnału synchronizacji w układach przetwarzania danych jest
następujące. Blok 1 sterowania w zależności od przewidzianej sekwencji programu inicjuje wyko¬
nanie przez procesor 2 kalkulatorowy zaplanowanego działania lub wprowadzenie danych z
wejścia danych bloku sterowania 1. Operacje te inicjowane są poprzez wykonanie odpowiedniego
połączenia na liniach łączących blok 1 sterowania i kalkulatorowy procesor 2. Następnie procesor 2
przystępuje do wykonania przekazanego polecenia, sygnalizując ten stan zanikiem sygnałów7
sterujących blokiem 4 odczytowym.
Po zakończeniu realizacji polecenia, rezultat zostaje wyprowadzony na odczytowy blok 4, co
jest równoznaczne z pojawieniem się sygnałów znaczących na wyjściach sterowania segmentami.
Funktor sumy logicznej dzięki połączeniu jednego wejścia z wyjściem sterowania segmentem
c, a dalszych wejść z dowolnymi spośród wyjść sterowania segmentami a, b, d, e, g, generuje na
swoim wyjściu sygnał synchronizujący w chwili pojawienia się w odczytowym bloku 4 dowolnej
cyfry. Sygnał ten służy do zainicjowania następnej operacji, bez dodatkowych opóźnień, wynikają¬
cych z różnic czasów trwania poszczególnych czynności układu kalkulatorowego procesora 4.
Zastrzeżenia
patentowe
1. Sposób generowania sygnału synchronizacji w układach przetwarzania danych, polegający
na tym, że sygnały wejściowe przesyła się poprzez blok sterowania do procesora kalkulatorowego,
a następnie do pola odczytowego, znamienny tym, że sygnały do sterowania odczytowego bloku (4)
przekazuje się równocześnie do bloku (3) formowania sygnału synchronizacji, a następnie sygna¬
łem wyjściowym z tego bloku (3) inicjuje się za pośrednictwem bloku (1) sterowania kolejną
operację kalkulatorowego procesora(2).
2. Układ generowania sygnału synchronizacji w układach przetwarzania danych, zawierający
procesor kalkulatorowy połączony poprzez blok sterowania z polem odczytowym, znamienny tym,
że ma blok (3) formowania sygnału synchronizacji, składający się zelementów logicznych, którego
wejścia są połączone z wybranymi wyjściami kalkulatorowego procesora (2), przeznaczonymi do
sterowania odczytowym blokiem (4), a wyjście bloku (3) formowania jest połączone z wejściem
synchronizacji bloku (1) sterowania.
3. Układ według zastrz. 2, znamienny tym, że blok (3) formowania sygnału synchronizacji
stanowi funktor sumy logicznej, którego jedno wejście jest połączone z wyjściem (Sc) kalkulatoro¬
wego procesora (2), sterującym sygnałem (c) odczytowego bloku (4), a dalsze wejścia funktora
sumy logicznej są połączone z co najmniej jednym spośród wyjść (Sa), (Sc), (Sd), (Sc), (Sg) kalkulato¬
rowego procesora (2) sterujących segmentami (a), (b), (d), (e), (g), odczytowego bloku (4).
4. Układ według zastrz. 2, znamienny tym, że blok (3) formowania sygnału synchronizacji
stanowi funktor sumy logicznej, którego jedno wejście jest połączone z wyjściem (Sb) kalkulatora-
4
125 941
wego procesora (2), sterującym segmentem (b) odczytowego bloku (4), a dalsze wejścia funktora
sumy logicznej są połączone z co najmniej jednym spośród wyjść (Sc), (Sd), (Sf) kalkulatorowego
procesora (2), sterujących segmentami (c), (d), (f), odczytowego bloku (4).
5. Układ według zastrz. 2 znamienny tym, że blok (3) formowania sygnału synchronizacji
stanowi funktor iloczynu logicznego, którego jedno wejście jest połączone z wyjściem (Sc) kalkula¬
torowego procesora (2), sterującym segmentem (c) odczytowego bloku (4), a dalsze wejścia
funktora iloczynu logicznego są połączone z co najmniej jednym spośród wyjść (Sa), (Sb), (Sd), (Se),
(Sg) kalkulatorowego procesora (2) sterujących segmentami (a), (b), (d), (e), (g) odczytowego bloku
(4).
6. Układ według zastrz. 2, znamienny tym, że blok (3) formowania sygnału synchronizacji
stanowi funktor iloczynu logicznego, którego jedno wejście jest połączone z wyjściem (Sb) kalkula¬
torowego procesora (2), sterującym segmentem (b) odczytowego bloku (4), a dalsze wejścia
funktora iloczynu logicznego są połączone z co najmniej jednym spośród wyjść (Sc), (Sd), (Sf)
kalkulatorowego procesora (2) sterujących segmentami (c), (d), (f) odczytowego bloku (4).
125941
wejście
danych
f'9-1
I
■
s° s,
2
I
.
—,
i
CZM-
i
Se
i
5,
1
|e]_l-J
*
m
Id] Ib
::;.
! ■ : :
5d
5b Sc
I
7
r
11 ! '' 1 m
Mii!;
i
i
i
i i
J—' ul
U1
LfI
'
4
'-I
I
«q.2
li-
Se
4
S9
2
7
Id
C
4
Sb Sc
1
Po-s
125941
fiq. 5
Pracownia Poligraficzna UP PRL. Nakład 100 egz.
Cena 100 zł