Techniki rekonfiguracji.

Programowalne Układy Logiczne
Konfiguracja
Rekonfiguracja
dr inż. Paweł Russek
Program wykładu
Technologie
Metody konfigurowania PLD
Zaawansowane metody konfigurowania FPGA
Rekonfigurowalne systemy obliczeniowe
Pamięć konfiguracji
Technologie
Programowanie EPROM. EEPROM
Programator EPROM/EEPROM
Swobodny dostęp do pamięci konfiguracji
Wykorzystanie wszystkich pinów
Konieczny adaptor
Gang-programatory
Rozwiązanie uniwersalne
Konieczne ciągłe wsparcie producenta
ISP. EEPROM/FLASH
In System Programming, In System Configuration
Szeregowy dostęp do danych
Boundary Scan. JTAG
Brak fizycznego kontaktu z końcówkami
układu scalonego
Interfejs JTAG
IEEE1532/IEEE1149.1(JTAG)
Rozwiązanie relatywnie wolne
Prototypowanie/serwis
Daisy-chain
Oprogramowanie IMPACT
Pliki programujące
JEDEC Files are XC9500 family programming
files generated by the Xilinx fitter.
BSDL. The Boundary-Scan Description
Language (BSDL) files describe the boundary
scan features of a device.
BIT Files are Xilinx FPGA configuration files
generated by the Xilinx FPGA design software.
Programowanie FPGA
Tryby programowania ISP
Zewnętrzna pamięć
Dedykowany mikrokontroler
Serial Flash PROM
Xilinx Platform FLASH PROM
Wydajność systemu rekonfigurowalnego
Od 300k bitów do 30M bitów danych konfiguracyjnych
Wydajność spada przy konieczności częstej podmiany konfiguracji
Układy wielokontekstowe
Akceleracja sprzętowa =
Czas realizacji algorytmu przez procesor
Czas realizacji algorytmu przez FPGA + Czas konfiguracji FPGA
Konfigu
racja
4
3
2
1
FPGA
Konfiguracja CPLD: „On the Fly”
Relatywnie długi czas programowania
Pamięć nieulotna NV i ulotna V
Nie zakłóca pracy układu
IMPACT „On the Fly”
Zapis do pamięci nieulotnej
Po zapisie układ pracuje zgodnie ze „starą”
konfiguracją
Nowa konf. może być później aktywowana
„On the Fly” zastosowanie
W wielu zastosowaniach CPLD pracuje z kilkoma
przełączanymi konfiguracjami
Aplikacje:
– Programowalna matryca komutacyjna
– Programowanie FPGA
Częściowa rekonfiguracja
Oszczędność czasu
Swobodny dostęp do danych FPGA.
Możliwość odczytu konfiguracji
Problemy z DRC ???
bit1
bit2
∆bit
Rodzina XC6200
XC6216, XC6264
Interface FastMAP.
Pamięć konfiguracji dostępna tak jak zwykła pamięć
RAM
Dostępu szeregowy i równoległy
Odczyt i zapis
Atmel AT40K FPGA
Zgodne z rodziną XC4000
Częściowa rekonfiguracja
Kompresja pliku konfiguracyjnego
Run Time Reconfiguration - RTR
Niezakłócona praca układu podczas rekonfiguracji jego części.
Konfiguracja Virtex FPGA
Tryby programowania
Struktura pliku bit
Kolumnowa organizacja pamięci konfiguracji.
Cechy rodziny Virtex
SelectMap
RTR. Możliwość konfiguracji części struktury podczas
gdy reszta ciągle pracuje.
Minimalny kwant konfiguracji to ramka
Możliwe 2 tryby rekonfiguracji:
– Modułowa. Kiedy ,moduły są całkowicie niezależne
– Różnicowa. Kiedy wprowadzamy tylko niewielkie
różnice do konfiguracji
Wysokość rekonfigurowalnego modułu jest zawsze
pełną wysokością struktury, a szerokość to
wielokrotność 4 kolumn CLB
Modular Design. Bus Macro
Dla konfiguracji gdzie moduły muszą się ze sobą komunikować
Modular Design
Projektowanie w zespołach wielu ludzi
Projektowanie dla RTR