Synteza częstotliwości z pętlą PLL

Synteza częstotliwości z pętlą PLL
1. Cel ćwiczenia.
Celem ćwiczenia jest zapoznanie się z zasadą działania pętli synchronizacji fazowej (PLL – Phase Locked
Loop). Ćwiczenie polega na zaprojektowaniu, uruchomieniu oraz pomiarach parametrów układu syntezera
częstotliwości wykorzystującego układ scalony CMOC 4046 współpracujący z dzielnikami 4520 i 4518.
2.
Budowa układu.
Schemat blokowy układu PLL (Phase Locked-Loop) pokazano na Rys.1. Zasada działania układu sprowadza
się do układu regulacyjnego, który utrzymuje taką częstotliwość wyjściową, aby na obu wejściach detektora fazy
częstotliwości były jednakowe. Wyrównane zostają nie tylko częstotliwość, ale i faza obu przebiegów, tak, że
różnica faz obu przebiegów pozostaje stała.
Schemat ideowy układu przedstawia Rys.2. Tranzystor Q1 służy do dostosowania parametrów sygnału
generatora użytego w ćwiczeniu do standardu CMOS. Sygnał z tranzystora jest podawany na dzielnik K (Rys.1)
złożony z połówki układu 4520 i połówki układu 4518. Łączny podział K może wynosić od 4 do 160. Wybór
podziału jest możliwy za pomocą zwor z1 i z2. Sygnał o częstotliwości fwe/K podłączony jest do wejścia
detektora fazy (wyprowadzenie 14 układu U3). Wyjście generatora VCO układu 4046 jest podawane na
analogiczny dzielnik częstotliwości N złożony z pozostałych połówek układów 4520 i 4518 i podłączony do
drugiego wejścia (wyprowadzenie 3) detektora fazy. Stopień podziału N ustalany jest zworami z3 i z4. Wyjście
detektorów fazy (w układzie są dwa różne detektory) są połączone zworą J1 do filtru dolnoprzepustowego i dalej
do wejścia sterujące generator VCO. Za pomocą zwory J1 można przełączyć typ stosowanego detektora fazy.
Rezystory R5 i R6 oraz kondensator C3 ustalają zakres przestrajania generatora VCO. Rezystory R3, R4 i
kondensator C4 stanowią filtr dolnoprzepustowy. Dobór wartości elementów opisany jest w danych
katalogowych układu 4046.
fwe
Filtr
dolnoprzepustowy
fwe/K
:K
Detektor fazy
R3,R4,C4
Układ
4046
Generator
sterowany
napięciem
VCO
fwy
fwy/N
R5,R6,C3
:N
f we
K
=
f wy
N
⇒
f wy = f we
N
K
Rys.1. Zasada działania syntezera częstotliwości z układem PLL.
3. Przygotowanie do zajęć.
3.1. Zapoznanie się z następującymi materiałami:
1.
2.
W. Tietze, Ch. Schenk, Układy półprzewodnikowe, WNT 1996, Rozdz. 27.4 - s.966-979
P. Gajewski, J. Turczyński, Cyfrowe układy scalone CMOS, WKŁ 1990, Rozdz. 3.13, s.195-207
oraz rozdz. 3.11, s.165-168
3.
Instrukcje układów scalonych CMOS typu 4046, 4518 i 4520 ( w zakresie zasady działania i
projektowania):
a. HCC_HCF4046B.pdf
b. MC14046B-D.pdf
c. HCC_HCF4520_4518.pdf
3.2. Pytania kontrolne:
1.
2.
3.
4.
5.
6.
7.
Zasada działania pętli PLL,
Częstotliwość chwytania i trzymania.
Zasada działania detektorów fazy w układzie 4046
Inne detektory fazy
Generatory przestrajane napięciem – przykłady i zasada działania
Rola filtru dolnoprzepustowego
Zastosowanie układu PLL (synteza częstotliwości, detekcja AM, FM i PM)
3.3. Przedstawienie rozwiązania zadania projektowego:
1.
2.
3.
W układzie dobrać rezystory R5, R6 oraz kondensator C3 tak, aby uzyskać częstotliwość środkową
generatora równą f0=…..kHz i zakres przestrajania ∆f=±…
……....kHz, przy napięciu zasilania
Ucc= ……V,
dobrać stałą czasu filtru dolnoprzepustowego, aby uzyskać zakres chwytania ∆fc=±…………kHz, (dla
detektora fazy typu I),
Wartości elementów zapisać na schemacie montażowym (Rys.3)
4. Przebieg ćwiczenia
4.1. Montaż układu
Zmontować układ, podłączyć zasilanie, generator wejściowy i częstościomierz na wyjście układu.
Sprawdzić działanie tranzystora wejściowego w szerokim zakresie częstotliwości obserwując przebieg na
kolektorze tranzystora; amplituda sygnału wejściowego powinna wynosić kilka woltów – można użyć
wyjścia TTL generatora,
4.2. Przebieg pomiarów
1.
2.
Zaobserwować przebiegi na kolejnych stopniach dzielnika N i K,
Zmierzyć zakres przestrajania generatora VCO poprzez chwilowe przyłączenie środkowego pinu zwory
J2 kolejno do masy i do zasilania,
3. Zmierzyć zakres trzymania i chwytania dla N/K= 1, 2.5, 4, 5 oraz dla obu detektorów fazy (zmiana
położenia zwory J2) – wyniki mieścić w tabeli.
Efekt synchronizacji można stwierdzić poprzez obserwuję przebiegów w punktach kontrolnych P3 i
P4; są to przebiegi na wejściach detektora fazy (podzielone przez N i K), o synchronizacji świadczyć
będzie „zatrzymanie” przebiegów na oscyloskopie,
4. Zaobserwować synchronizację generatora na częstotliwości harmonicznej (dla obu detektorów fazy),
5. Jeśli generator na stanowisku pomiarowym posiada modulację częstotliwości to włączają modulację
zaobserwować detekcję częstotliwości
5. Wnioski
Sporządzić sprawozdanie zawierające:
a. Obliczenia zadania projektowego (obligatoryjnie) oraz przeprowadzone symulacje komputerowe
(opcjonalnie)
b. Wypełniona tabele pomiarową,
c. Przykładowy wydruk oscylogramów z obserwacji sygnałów,
d. Wnioski odpowiadające wszystkim punktom rozdziału 4.2.
Tabela wyników:
Zakres przestrajania VCO
fmin=………..… kHz
Det. Fazy I
N
K
fTdolna
[kHz]
N/K
fwej
fwyj
fwej
fwyj
fwej
fwyj
fwej
fwyj
fwej
fwyj
fwej
fwyj
fCdolna
[kHz]
fCgorna
[kHz]
fmax=……….… kHz
Det. Fazy II
fTgorna
[kHz]
fTdolna
[kHz]
fCdolna
[kHz]
fCgorna
[kHz]
fTgorna
[kHz]
LISTWA2
VCC
C5
100n
z1
8PIN
C6
100n
1
R
LISTWA2
Q0
Q1
Q2
Q3
11
12
13
14
U2B
9
10
4518
15
D1
1n4148
CLK
EN
R
Q0
Q1
Q2
Q3
11
12
13
14
VCC
C7
100n
4520
P3
U3
4046
P4
14
3
9
5
C3
Cap
6
7
11
12
16
CLK
EN
AIN
BIN
P1
PCP
VCC
R2
2k
2
1
2
3
4
5
6
7
8
9
10
PC1
VCIN
INH
PC2
CA
CB
VCOUT
R5
????
R6
????
1
2
R3
3
????
2
1
JUMPER/3
13
J1
4
P2
R1
R2
GND
100n
Q1
BC527
C1
100n
U1B
15
C2
E1
22u
z2
8PIN
1
2
3
4
5
6
7
8
SF
ZEN
10
15
R4
????
C4
????
L3
1
2
U2A
3
4
5
6
Q0
Q1
Q2
Q3
CLK
EN
R
1
2
LISTWA2
U1A
3
4
5
6
7
4520
1
2
3
4
5
6
7
8
1
2
3
4
5
6
7
8
1
VCC
2
R1
2k
L1
VCC
VCC
8
L2
z3
8PIN
z4
8PIN
Rys.2. Schemat ideowy syntezera częstotliwości z układem PLL
Q0
Q1
Q2
Q3
4518
CLK
EN
R
1
2
7
Zasilanie
(+) (-)
Generator
wejściowy
2
1
PLL
2
1
3
1
2
1
2
2
1
2
1
Dzielnik
wejściowy K
K
Dzielnik
sprzężenia N
1
2
1
2
1
A
16
2
15
8
7
6
5
4
3
2
1
6
11
5
8
12
4
6
7
13
3
4
5
14
2
3
:10
:10
:5
:2
10
7
9
8
2
1
16
1
2
15
2
3
14
8
7
3
4
4
13
6
5
5
6
5
12
4
3
7
8
6
11
2
1
7
10
8
9
:16
:8
:4
:2
1
1
:2
:4
:8
:16
2
1
1
:2
:5
:10
:10
1
2
1
1
Detektor fazy I
Detektor fazy II
1
2
3
14
1
15
3
2
16
2
3
1
1
1
11
2
12
6
2
13
5
1
4
R3=
3
9
1
10
8
R4=
2
7
C3=
2
2
1
0
1
2
C4=
1
1
2
1
2
R2=
R1=
Wyjście
Rys.3. Schemat montażowy syntezera częstotliwości z układem PLL