UA - Katedra Inżynierii Systemów, Sygnałów i Elektroniki

Zachodniopomorski
Uniwersytet
Technologiczny
WYDZIAŁ ELEKTRYCZNY
Katedra Inżynierii Systemów, Sygnałów i Elektroniki
LABORATORIUM
Elektronika i Technika Cyfrowa
BADANIE
UKŁADÓW ARYTMETYCZNYCH
Opracował:
mgr inż. Andrzej Biedka
1.
Zapoznać się ze schematem ideowym głównej płytki ćwiczeniowej
2. Badanie sumatora 7483
Gniazdo IDC 20
F3
F2
F1
F0
A0
A1
A2
A3
10
B0
B1
B2
B3
11
8
3
1
7
4
16
13
A1
A2
A3
A4
S1
S2
S3
S4
9
6
2
15
7483
B1
B2
B3
B4
C0
C4
14
C0
C4
Schemat ideowy układu pomiarowego.
Sumator czterobitowy typu 7483 umieszczony jest na płytce drukowanej łączonej z płytką główną
przy pomocy złącza IDC 20 pin.
Sygnały wejściowe czterobitowych słów A0 – A3 oraz B0 – B3 wytwarzane są przez przełączniki
suwakowe na płycie głównej. Sygnały wyjściowe sumatora S1 – S4 podawane są do układów
wyświetlania sygnalizujących poziom LOW (dioda LED zielona), HIGH (dioda LED czerwona)
oraz stan wysokiej impedancji – wygaszone obie diody świecące.
Wejście sygnału przeniesienia ze stopnia niższego C0 należy połączyć z wybranym wyjściem
przełącznika P1 – P3. Wyjście przeniesienia do stopnia wyższego należy połączyć z wybraną
lampką L1 – L4.
2.1. Wyznaczyć ilość kombinacji sygnałów wejściowych występujących w sumatorze.
2.2 Zbadać odpowiedź sumatora dla wybranych kilkunastu kombinacji sygnałów.
Gniazdo IDC 20
3. Badanie komparatora cyfrowego 7485
A0
A1
A2
A3
10
B0
B1
B2
B3
9
12
13
15
11
14
1
A<B
2
A=B
3
A>B
4
A0
A1
A2
A3
7485
B0
B1
B2
B3
A<B
A<B
A=B
A=B
A>B
A>B
7
A<B
6
A=B
5
A>B
wejścia
wyjścia
Schemat ideowy układu pomiarowego.
Komparator czterobitowy typu 7485 umieszczony jest na płytce drukowanej łączonej z płytką
główną przy pomocy złącza IDC 20 pin.
Sygnały wejściowe czterobitowych słów A0 – A3 oraz B0 – B3 wytwarzane są przez przełączniki
suwakowe na płycie głównej.
Wejścia sygnałów kaskadowych ze stopnia niższego A<B, A=B, A>B należy połączyć z wyjściami
wybranych przełączników P1 – P3. Wyjścia sygnałów kaskadowych do stopnia wyższego A<B,
A=B, A>B należy połączyć z wybranymi lampkami L1 – L4.
3.1. Wyznaczyć ilość kombinacji sygnałów wejściowych występujących w sumatorze.
3.2 Zbadać odpowiedź sumatora dla wybranych kilkunastu kombinacji sygnałów.
4. Badanie jednostki arytmetyczno-logicznej ALU 74181
F3
Gniazdo IDC 20
F2
F1
F0
A0
A1
A2
A3
2
23
21
19
B0
B1
B2
B3
1
22
20
18
S0
S1
S2
S3
6
5
4
3
Cn
M
A0
A1
A2
A3
B0
B1
B2
B3
F0
F1
F2
F3
9
10
11
13
74181
S0
S1
S2
S3
7
17
15
14
16
8
G
P
A=B
Cn+4
Schemat ideowy układu pomiarowego.
Jednostka arytmetyczno-logiczna typu 7485 umieszczona jest na płytce drukowanej łączonej z płytką
główną przy pomocy złącza IDC 20 pin.
Sygnały wejściowe czterobitowych słów wejściowych A0 – A3, B0 – B3 oraz słowa określającego
funkcję ALU S0 – S3 wytwarzane są przez przełączniki suwakowe na płycie głównej.
Wejście sygnału przeniesienia ze stopnia niższego Cn oraz wejście wyboru rodzaju działań
logiczne/arytmetyczne M, należy połączyć z wybranymi wyjściami przełączników P1 – P3. Wyjścia
ALU G, P, A=B, Cn+4 należy połączyć z wybranymi lampkami L1 – L4.
4.1 Zbadać odpowiedź sumatora dla funkcji określonych przez prowadzącego i wybranych
kilkunastu kombinacji sygnałów.
5. Wnioski.
Opracować uzyskane wyniki i porównać je z danymi katalogowymi.
HI
HI
HI
HI
HI
HI
24k
HI
22k
+5V
5
LO
LO
LO
15k
LO
LO
F2
F1
F0
L1
L2
L3
LM2903
+5V
4k7
1N4004
S3, S2, S1, S0
HI
Gniazdo IDC 20
+5V
4k7
B3, B2, B1, B0
HI
P1
P2
+5V
220u
HI
HI
100
+5V
4k7
+5V
1
L4
+5V
A3, A2, A1, A0
4
3+
2 -
10k
WE
F3
7
LO
100
7k5
LO
330
LO
HI
8
+
6
-
P3
Schemat ideowy płytki głównej ćwiczenia UA (badanie układów arytmetycznych)
GND
Wymagania:
1.
Budowa i działanie półsumatora i sumatora pełnego jednobitowego.
2.
Budowa i właściwości sumatora czterobitowego typu 7483.
3.
Budowa i właściwości komparatora czterobitowego typu 7485.
4.
Budowa i właściwości jednostki arytmetyczno-logicznej typu 74181.
5.
Sumatory szeregowe.