streszczenie rozprawy doktorskiej

POZNAŃ UNIVERSITY OF
TECHNOLOGY
Faculty of Computer Engineering
DOCTORAL THESIS
M.Sc. Szymon Szcz˛esny
Computer Tools for Layout Generation of Switched-Current
Circuits
Promoter
Prof. Andrzej Handkiewicz (Ph.D.)
Poznań 2012
Acknowledgment
I would like to thank Professor Andrzej Handkiewicz for the inspiration, scientific aids
and his benevolence during the realisation of this work.
Special regards go to my parents and to my wife Magdalena for their friendliness,
longanimity and assistance.
I
Abstract
The current work introduces a method for automation of a chip topography in the
switched-current circuits design. Algorithms for layout generation were written using
the AMPLE language and computer tools - created basing on the method - are
compatible with the standard of HDL description languages (VHDL, VHDL-AMS,
HSPICE). Methods for layout parametrisation and technology-independent design have
been proposed. The efficiency of the introduced solutions has been proved with studies
of many examples like analogue filters, a filter bank and a simple arithmetical processor
circuit. Post-layout simulation and physical results have been included. Main profits of
using the described computer tools are pointed out and discussed.
II
Streszczenie
Praca stanowi odpowiedź na problem zwiazany
˛
z trudnym zadaniem projektowania
układów z przełaczanymi
˛
pradami.
˛
Współczesna elektronika wykorzystuje głównie
układy cyfrowe, które sa˛ znacznie prostsze do zaprojektowania w porównaniu z ich
analogowymi odpowiednikami. Łatwość zastosowania nie idzie jednak w parze z
podstawowymi parametrami obwodów takimi jak pobór mocy – szczególnie istotny w
dobie miniaturyzacji sprz˛etu oraz rozwiazań
˛
jego zasilania, koszt wykonania - zależny
w dużej mierze od wymaganej powierzchni na chipie, czy też szybkości działania.
Ponieważ wykonanie analogowego układu jest zadaniem wieloetapowym, wymaga
dużego nakładu pracy, a także specjalistycznej wiedzy, projektant woli wykorzystać
cyfrowe odpowiedniki, rezygnujac
˛ ze wspomnianych walorów układów analogowych.
Dlatego też projektowanie obwodów opartych na komórkach cyfrowych zostało
ostatnimi czasy silnie zautomatyzowane, pojawiło si˛e wiele narz˛edzi usprawniajacych
˛
prac˛e inżyniera. W przypadku układów analogowych problem ten wcia˛ż pozostaje jednak
aktualny. Jeśli chodzi o projektowanie układów z przełaczanymi
˛
pradami
˛
zauważyć
można wyraźny brak narz˛edzi, które pozwalałyby otrzymać finalna˛ topografi˛e chipu.
Jak zostało to przedstawione na rysunku 1, w przypadku układów analogowych
brakuje ostatecznego ogniwa, które z otrzymanego obwodu prototypowego spełniajacego
˛
założone na wst˛epie parametry pozwalałoby na uzyskanie topografii chipu w jednej z
istniejacych
˛
technik (OTA-C, SC czy SI).
Autor niniejszej rozprawy, biorac
˛ pod uwag˛e wymienione wyżej zalety układów
analogowych oraz trudności w ich projektowaniu, postanowił zaproponować metod˛e
automatyzacji projektowania finalnej topografii układu z przełaczanymi
˛
pradami.
˛
Głównym celem przyświecajacym
˛
tworzeniu takich rozwiazań
˛
jest uproszczenie
zagadnienia projektowania do poziomu, na którym użytkownik nie b˛edzie zobligowany
posiadać wiedzy specjalistycznej, co może zach˛ecić szersze grono inżynierów do
zastosowania opracowanych rozwiazań.
˛
Wymiernym rezultatem zaproponowanej metody
III
Rysunek 1. Ścieżka projektowania układu cyfrowego oraz analogowego. * - realizacja fizyczna
sa˛ łatwe w użyciu narz˛edzia komputerowego projektowania. Ponadto autor jest zdania,
iż tematyka ciekawa może być przede wszystkim ze wzgl˛edu na jej walory naukowe.
Automatyzacja projektowania analogowych układów jest bowiem w dobie rozwoju
technik cyfrowych przedmiotem rosnacej
˛
liczby prac naukowych i stanowi ch˛etnie
podejmowany w literaturze temat [1], [2], [3]. Ze wzgl˛edu na właściwości niewielkiego
poboru mocy, dużej szybkości działania i małej zaj˛etości powierzchni chipu, którymi
układy analogowe zwykły si˛e cechować, autor postanowił zaproponować również
metod˛e ukierunkowania procesu projektowania pod katem
˛
powyższych parametrów.
Wybór techniki przełaczanych
˛
pradów
˛
(SI) został uzasadniony w pracy, a możliwość
parametryzacji procesu projektowego stanowi jeden z argumentów dokonanego wyboru.
W rozprawie określony został - obok finalnego celu - także punkt startowy, który
stanowia˛ istniejace
˛ już narz˛edzia projektowania struktur filtrów w technice przełaczanych
˛
pradów
˛
[4], [5]. Narz˛edzia te zostały pokrótce opisane w rozprawie, gdyż wykorzystane
zostać moga˛ do wygenerowania danych wejściowych do zaproponowanego w
niniejszej pracy systemu. Autor niniejszej rozprawy postanowił spróbować zaadoptować
zaproponowane we wspomnianej literaturze rozwiazania
˛
do projektowania layoutu
różnych struktur SI - nie tylko filtrów. Stad
˛ głównym celem, jaki został postawiony
w rozprawie, jest zaproponowanie metody automatyzacji projektowania layoutu, czyli
topografii obwodu scalonego dla układów wykonanych w technice SI. Zaproponowana
metoda powinna oferować, obok uniwersalności zastosowania do różnego typu
architektur układów, także technologiczna˛ niezależność oraz możliwość parametryzacji
procesu projektowania. Autor zamieścił w pracy różne przykłady pokazujace
˛ skuteczność
metody – wyniki realizacji topografii pary filtrów, banku filtrów oraz analogowych
IV
procesorów DCT. Oprócz post-layoutowych symulacji przeprowadzonych przy użyciu
pakietu Calibre (z bardzo duża˛ dokładnościa˛ odzwierciedlajacego
˛
działanie układu
rzeczywistego), w pracy zamieszczone zostały wyniki uzyskane z pomiarów układu
fizycznego, wyprodukowanego w technologii 0.18µm.
Finalnym rezultatem sa˛ narz˛edzia komputerowego projektowania opracowane przez
autora, które stanowia˛ łatwy w obsłudze interfejs pozwalajacy
˛ na szybkie uzyskanie
finalnego layoutu bez konieczności wykonywania skomplikowanych i obarczonych
dużym ryzykiem popełnienia bł˛edu etapów projektowych. Etapy te zostały zamkni˛ete w
pojedynczych ”klikni˛eciach”, co dalece upraszcza trudne zadanie projektowania układów
SI. Efektywność czasowa zastosowania narz˛edzi zostaje wspomniana na końcu rozprawy.
Tezy i cele
Ze wzgl˛edu na powyższe założenia i cele dwie główne tezy rozprawy zostały
postawione przez autora w pierwszym rozdziale:
1. Możliwe jest zaproponowanie szybkiej metody projektowania layoutu analogowych
układów wykonanych w technice przełaczanych
˛
pradów.
˛
2. Zaproponowana metoda może oferować parametryzacj˛e procesu projektowania pod
katem
˛
poboru mocy, szybkości działania oraz zaj˛etości powierzchni na chipie. Podobnie
możliwa jest do osiagni˛
˛ ecia niezależność technologiczna przy jednoczesnym zachowaniu
przynajmniej tak dobrych właściwości projektowanych układów, jak przy zastosowaniu
innych istniejacych
˛
strategii projektowych.
Ponadto w nawiazaniu
˛
do problemu małego zainteresowania analogowymi
rozwiazaniami
˛
w środowiskach inżynierskich autor postanowił pokazać, iż możliwe
jest zaadoptowanie powszechnie stosowanych strategii cyfrowych do projektowania
układów analogowych. Dodatkowa,˛ trzecia˛ zaproponowana˛ tez˛e stanowi stwierdzenie,
iż możliwym jest wykorzystanie w projektowaniu analogowych układów SI strategii
wierszowej używanej powszechnie do projektowania układów cyfrowych.
Obok powyższych tez, których spełnienie warunkuje uzyskanie podstawowej
funkcjonalności proponowanych narz˛edzi komputerowego projektowania, istnieje szereg
dodatkowych ograniczeń narzucanych przez istniejace
˛ narz˛edzia i symulatory. Ich
spełnienie stanowi warunek konieczny użyteczności proponowanego systemu. Przede
wszystkim przewidziana musi być funkcjonalność projektowania podstawowych struktur
V
wykorzystywanych w technice SI tj. zwierciadeł pradowych
˛
(w tym również
wielowyjściowych), integratorów, komórek pami˛eci itp. Ze wzgl˛edu na własności
techniki SI zaproponowana metoda powinna oferować możliwość parametryzacji procesu
projektowego pod katem
˛
poboru mocy, szybkości działania oraz powierzchni finalnego
układu scalonego. Celem ułatwienia projektantowi korzystania z opracowanego systemu,
opracowane środowisko powinno zachować kompatybilność z istniejacymi
˛
narz˛edziami
projektowania takimi, jak gC-Studio, SIMaker czy CurrentMirrorMaker, a także
zgodność z powszechnie używanymi standardami opisu architektur układu (VHDL-AMS,
HSPICE).
Wykonanie prototypowego układu ASIC wia˛że si˛e z dużymi kosztami, dlatego
środowisko projektowe powinno umożliwiać dogł˛ebne przetestowanie poprawności
projektu na drodze symulacji przed i po zaprojektowaniu topografii. Ze wzgl˛edu na
cz˛esto pojawiajac
˛ a˛ si˛e konieczność transferu architektury układu pomi˛edzy różnymi
technologiami, opracowane narz˛edzia powinny zapewnić niezależność technologiczna˛
procesu projektowego. Uniwersalność środowiska potwierdzić moga˛ przykłady jego
zastosowania do różnego typu zadań zwiazanych
˛
z przetwarzaniem danych i filtracja˛
sygnałów.
Przeglad
˛ narz˛edzi
W pracy przedstawiono istniejace
˛ już narz˛edzia komputerowego projektowania
układów SI, pozwalajace
˛ uzyskać prototyp na pre-layoutowym etapie schematu.
Pierwszym z nich jest środowisko gC-Studio [6]. Podstawowa˛ funkcjonalnościa˛
realizowana˛ przez to narz˛edzie jest nadanie cech syntezowalności opisowi w j˛ezyku
VHDL-AMS architektury analogowego filtru. Użytkownik po określeniu parametrów
cz˛estotliwościowych projektowanego układu uzyskuje żyratorowo-pojemnościowy
obwód prototypowy. Parametry obwodu wyliczane sa˛ przy użyciu metody
Hooke’a-Jeevesa [7], co skutkuje niewielkim rozrzutem parametrów. Cecha ta jest
szczególnie istotna z punktu widzenia wykonalności fizycznego układu. Układ
żyratorowo-pojemnościowy daje si˛e wprawdzie implementować bezpośrednio na
chipie, jednak nie jest to rozwiazanie
˛
optymalne ze wzgl˛edu na konieczność stosowania
wzmacniaczy OTA do implementacji żyratorów.
VI
Alternatywa˛ jest wykorzystanie dwóch innych narz˛edzi [4] dedykowanych
do implementacji takiej struktury przy wykorzystaniu techniki przełaczanych
˛
pradów.
˛
Pierwszy z nich, program SIMaker pozwala na transformacj˛e opisu
żyratorowo-pojemnościwego filtru do architektury opartej na integratorach oraz
zwierciadłach pradowych.
˛
Etapem pośrednim jest wyznaczenie układu równań
potencjałów w˛ezłowych. Parametry zwierciadeł pradowych,
˛
tj. rozmiary użytych
tranzystorów wyznaczone moga˛ zostać za pomoca˛ drugiego programu CMM (Current
Mirror Maker). Narz˛edzie to jest wi˛ec bardzo pomocne podczas tworzenia opisu
struktury układu w standardzie HSPICE. Wspomniane programy stanowia˛ istotne z
punktu widzenia niniejszej rozprawy narz˛edzia dostarczajace
˛ danych wejściowych do
stworzenia środowiska projektowania topografii układów SI. W rozdziale 3 zostały one
bardziej szczegółowo opisane.
Środowisko Mentor Graphics
Sekcja 5.1 niniejszej rozprawy poświ˛econa jest środowisku MentorGraphics, które
obok oprogramowania Cadence jest jednym z najszerzej stosowanych na świecie
narz˛edzi do projektowania układów scalonych. Opracowane środowisko automatyzacji
projektowania układów SI jest silnie zintegrowane z oprogramowaniem MentorGraphics,
dlatego kilka słów o jego podstawowej funkcjonalności, strategii projektowania oraz
weryfikacji musi zostać powiedziane na wst˛epie.
Uproszczony schemat dost˛epnych narz˛edzi we wspomnianym środowisku widoczny
jest na rys. 2. Nadrz˛edna,˛ konsolidujac
˛ a˛ całe środowisko jednostka˛ jest ICStudio,
z poziomu którego użytkownik rozbudowuje projekt układu. W ramach projektu
możliwe jest tworzenie obiektów opisujacych
˛
układ w standardach VHDL, VHDL-AMS,
Verilog-AMS, HSPICE. Projektowanie jest co najmniej dwuetapowe: na poziomie
schematu z wykorzystaniem narz˛edzia DesignArchitect oraz na poziomie layoutu
z wykorzystaniem narz˛edzia ICStation. Proponowane przez autora oprogramowanie
SI-Studio jest silnie powiazane
˛
z programem ICStation z uwagi na wykorzystanie
skryptowego opisu architektury układów (opis bazujacy
˛ na wykorzystaniu j˛ezyka
AMPLE wykorzystywanego w środowiskach MentorGraphics został przybliżony w sekcji
”Studium przypadku na przykładzie pary filtrów” niniejszego streszczenia).
VII
Rysunek 2. Środowisko Mentor Graphics projektowania oraz weryfikacji układów CMOS. * realizacja fizyczna
Weryfikacja poprawności projektowanej architektury jest także dwuetapowa. W
pierwszej kolejności wykonana może zostać jeszcze na poziomie budowania schematu,
który opisany przy użyciu składni SPICE może być przesymulowany za pomoca˛
wbudowanego w środowisko Mentor Graphics symulatora Eldo. Drugi poziom
weryfikacji odnosi si˛e do etapu rysowania topografii. Calibre stanowi narz˛edzie
pozwalajace
˛ sprawdzić przede wszystkim zgodność reguł technologicznych (DRC), która
jest podstawa˛ wykonania fizycznej realizacji układu. Nast˛epnie sprawdzenie polega na
porównaniu zlokalizowanych w topografii struktur z elementami znajdujacymi
˛
si˛e na
schemacie (LVS) celem stwierdzenia, czy layout realizuje funkcjonalność proponowanej
netlisty układu. Ostatnim z etapów sprawdzania jest ekstrakcja netlisty pasożytniczych
rezystancji oraz pojemności z layoutu. Netlista taka daje si˛e ponownie zasymulować przy
wykorzystaniu symulatora Eldo, co ostatecznie pozwala projektantowi stwierdzić, czy
układ realizuje postawione na poczatku
˛ ścieżki projektowej założenia.
Finalnym wynikiem jest topografia chipu, która ekstraktowana do rozpoznawalnego
przez wszystkie istniejace
˛ środowiska projektowania układów scalonych standardu
GDSII, stanowi opis dajacego
˛
si˛e wykonać w danej technologii układu fizycznego.
VIII
Parametryzacja procesu i niezależność
technologiczna
Technika przełaczanych
˛
pradów
˛
może okazać si˛e ciekawa˛ alternatywa˛ dla
potencjalnych projektantów ze wzgl˛edu na właściwości wykonanych przy jej użyciu
układów. Z tego wzgl˛edu autor niniejszej rozprawy zaproponował metod˛e pozwalajac
˛ a˛
ukierunkować proces projektowy pod katem
˛
poboru mocy, szybkości działania
oraz powierzchni finalnego układu. Metoda oparta została na doborze rozmiarów
tranzystorów w parametryzowalnej strukturze zwierciadeł pradowych.
˛
Skuteczność
metody przeanalizowana zostaje na przykładzie par filtrów zaprojektowanych dla
różnych rozwiazań.
˛
Autor zebrał wyniki symulacji w tabeli 7.1 oraz zobrazował
na stosownych wykresach umieszczonych w rozdziale 7. Autor podaje zależności,
które pozwalaja˛ sprowadzić problem parametryzacji do operowania pojedynczym
parametrem projektowym dalece upraszczajac
˛ zadanie ukierunkowania procesu na
popraw˛e wybranego parametru układu.
Podobnie uproszczony zostaje proces specyfikacji technologicznych ograniczeń.
Dzi˛eki wprowadzeniu do systemu macierzy parametrów wynikajacych
˛
z danej
technologii CMOS, możliwym staje si˛e wykorzystanie metody do projektowania układów
w różnych technologiach. Jako przykład analizowany jest proces projektowania układu
analogowego procesora liczacego
˛
dwuwymiarowa˛ dyskretna˛ transformat˛e kosinusowa˛
(DCT) wykonanego w technologiach 35µm oraz 90nm. Rezultat, tj. finalne topografie
układów zostaja˛ zaprezentowane w sekcji 11.4. Ponadto w rozdziale 11 zaprezentowana
jest dokładna analiza układu DCT zaprojektowanego w technologii 0.18µm.
Studium przypadku na przykładzie pary filtrów
Zaproponowana metoda generacji layoutu opiera si˛e na wykorzystaniu j˛ezyka AMPLE,
który opisuje każde działanie dokonywane przez projektanta VLSI w trakcie rysowania
layoutu. Okazuje si˛e, iż możliwym jest wykonanie zadania odwrotnego, tj. określenie
za pomoca˛ algorytmu wykonywanych przez inżyniera kroków. J˛ezyk oferuje możliwość
opisu elementów topografii (ścieżek, studni, bramek tranzystorów, przelotek, kontaktów,
IX
wielokatów
˛
wykonanych przy użyciu wybranej warstwy metalu, polikrzemu lub
półprzewodnika), definiowanie funkcji oraz ich wywoływanie, tworzenie instrukcji
i p˛etli, definiowanie stałych i zmiennych. Kod może być dzielony na pliki, co
oferuje funkcjonalność tworzenia pakietu bibliotek i skryptów potrzebnych do realizacji
określonego zadania. Poniżej, jako przykład przedstawiony został krótki fragment kodu
wywołujacy
˛ dwie funkcje generatora obiektów - add_path oraz add_point_device.
W pierwszym przypadku polecenie powoduje narysowanie ścieżki o długości of f set
rozpoczynajacej
˛ si˛e w punkcie (x, y), zorientowanej pionowo. Ścieżka ma grubość net_w
oraz wykonana jest z metalu pierwszego. Druga funkcja umieszcza tranzystor o modelu
modn w punkcie oddalonym o (n_x, n_y) od punktu poczatkowego
˛
wspomnianej ścieżki.
Wymiary tranzystora wynosza:
˛ szerokość - nmos_w, a długość - length. W sekcji 5.2
zilustrowany został efekt zastosowania takiego podejścia do narysowania połaczenia
˛
diodowego pary tranzystorów komplementarnych.
$add_path([[x, y], [x, y+offset], ”MET1” ,@internal, net_w, @center,
@normal, @nokeep, @nopad);
$add_point_device(”$mos”, @block, [], [x+n_x, y+n_y], [[”s”, ”cgc”],
[”l”, length], [”w”, nmos_w], [”t", ”modn”], [”inst”, void], [”b”,
”[0]”], [”glabel”, void], [”sds”, ”[[@edge]]”]], @placed);
W ogólności istnieje możliwość opisania architektury wielotranzystorowych komórek
za pomoca˛ j˛ezyka AMPLE. Skutkiem wywołania takiego algorytmu jest uzyskanie
topografii, która˛ projektant musiałby wykonywać każdorazowo r˛ecznie. Ze wzgl˛edu
na możliwość definiowania stałych, zmiennych oraz funkcji, zaproponować można nie
tylko skrypt rysowania określonej architektury, ale także bardziej złożony algorytm
projektowania komórek parametryzowalnych ze wzgl˛edu na podstawowe aspekty
topografii.
W rozdziale 8 przeanalizowany zostaje szczegółowo przykład generacji layoutu pary
filtrów 5-tego rz˛edu zaprojektowanej z wykorzystaniem zaproponowanej metody. Proces
projektowy przebiega zgodnie ze schematem widocznym na rys. 3. Rola użytkownika
zostaje ograniczona w procesie do określenia parametrów docelowego układu (w tym
przypadku jest to rzad
˛ filtru, jego tłumienie i cz˛estotliwość graniczna) oraz podania
parametrów technologii, z której korzysta.
X
Rysunek 3. Realizacja zadania automatyzacji projektowania układu SI (opis strzałek: kolor
czerwony - kolejne kroki projektowe, kolor szary - parametry definiowane przez użytkownika,
kolor zielony - symulacje przed i po-layoutowe). * - realizacja fizyczna
Autor wyjaśnia, w jaki sposób wykorzystać można istniejace
˛ narz˛edzia projektowe
do uzyskania prototypu żyratorowo-pojemnościowego układu. Pokazane zostaja˛ kolejne
etapy budowy układu równań potencjałów w˛ezłowych oraz architektury układu z
przełaczanymi
˛
pradami
˛
opisanej w j˛ezyku VHDL-AMS. Dołaczenie
˛
wygenerowanej
przy użyciu interpolacji Hermite’a technologicznej siatki możliwych rozwiazań
˛
pozwala
na uzyskanie opisu tranzystorowego projektowanej struktury. Nast˛epnie zilustrowana
zostaje skuteczność zaproponowanej metody generacji layoutu przy użyciu j˛ezyka
skryptowego AMPLE wraz z dołaczon
˛
a˛ specyfikacja˛ technologiczna.˛ Autor przedstawia
efekt generacji topografii dla różnych wartości parametrów projektowych. Wyniki
wst˛epnej weryfikacji poprawności wykonania projektu pod katem
˛
zgodności layoutu ze
schematem zostaja˛ przedstawione w sekcji 8.8, natomiast fizyczna realizacja pary filtrów
opisana jest w rozdziale 9. Wygenerowany układ zbudowany jest z 500-set tranzystorów,
a jego topografia uzyskana została w pełni automatycznie. Finalne wyniki symulacji
post-layoutowych zostaja˛ zaprezentowane zarówno w dziedzinie czasu, jak i w dziedzinie
cz˛estotliwości, gdzie porównano je z teoretycznymi parametrami funkcji transmitancji
zadanego układu na etapie wejścia.
W trakcie badań nad automatyzacja˛ projektowania layoutu filtrów SI zauważono, iż
kluczowa˛ rol˛e w działaniu układów odgrywa składowa współbieżna, której wielkość
może znaczaco
˛ przekraczać wartość sygnałów użytecznych, co skutkuje przejściem
w stan nasycenia. Zachodzi wi˛ec konieczność eliminacji wartości tej składowej, aby
XI
projektowane układy mogły poprawnie działać. Zjawisko podobne jest do sytuacji, która
cechuje wzmacniacze operacyjne. Z punktu widzenia ich projektowania istotny jest
parametr CMRR (common-mode rejection ratio), który określa wartość tłumienia sygnału
współbieżnego. W rozprawie, w sekcji 11.2 zaproponowano układ eliminacji składowej
współbieżnej, przy którego wykorzystaniu zmodyfikowano architektur˛e integratora
biliniowego SI oraz zbalansowana˛ architektur˛e komórki pami˛eci. Idea działania układu
poparta odpowiednimi równaniami została szczegółowo opisana w rozprawie.
Fizyczna realizacja
Celem potwierdzenia skuteczności metody oraz jej praktycznych aspektów w pracy
zaprezentowane zostały również wyniki fizycznej realizacji omówionego przykładu
pary filtrów. Szczegóły realizacji układu wykonanego w technologii TSMC 0.18µm
zostaja˛ zaprezentowane w rozdziale 9. Ze wzgl˛edu na nieproporcjonalnie małe
wartości pradów
˛
wejściowych oraz wyjściowych z układu w stosunku do dużej
pojemności padów, interfejs zewn˛etrzny chipu jest w pełni cyfrowy, co umożliwia
wysterowanie sygnałów zegarowych oraz wymuszeń przy użyciu standardowej matrycy
FPGA. Analogowy rdzeń układu komunikuje si˛e z cyfrowymi peryferiami za pomoca˛
buforów opisanych w literaturze [8] oraz układu przetwornika cyfrowo-analogowego
b˛edacego
˛
jednocześnie przetwornikiem napi˛eciowo-pradowym,
˛
jak pokazano na rys.
9.1. Warto zauważyć, iż moduły przetwornika również wykonane zostały przy pomocy
zaproponowanej metody. Na wejście układu podane zostało różnicowe wymuszenie
prostokatne
˛ ukształtowane za pomoca˛ odpowiednio skonfigurowanej matrycy FPGA. W
pracy zamieszczone zostały wyniki pomiarów odpowiedzi pary filtrów [9], wykonane
przy wykorzystaniu cztero-kanałowego oscyloskopu, a także jej odpowiedź w dziedzinie
cz˛estotliwości otrzymana przy użyciu szybkiej transformaty Fouriera. Porównanie
uzyskanej odpowiedzi cz˛estotliwościowej z charakterystyka˛ teoretyczna˛ wynikajac
˛ a˛ z
funkcji transmitancji filtru dolno oraz górno-przepustowego 5-tego rz˛edu, o tłumieniu
18dB pozwalaja˛ stwierdzić, iż uzyskany układ zachowuje si˛e poprawnie.
XII
Bank filtrów oraz DCT
Zaproponowana metoda bazuje na istniejacych
˛
narz˛edziach komputerowego
projektowania filtrów oraz par filtrów na podstawie żyratorowo-pojemnościowych
obwodów prototypowych. Autor rozprawy przedstawiajac
˛ swoje narz˛edzia służace
˛
do projektowania topografii układu scalonego zamieścił dwa dodatkowe przykłady
pokazujace
˛ skuteczność, a także uniwersalność opracowanego przez siebie środowiska
SI-Studio. Zaproponowana metoda automatyzacji projektowania topografii może znaleźć
bowiem zastosowanie nie tylko do generacji struktury filtrów. Jeden z zamieszczonych
przykładów pokazuje, iż metoda pozwala uzyskiwać architektury układów znacznie
wi˛eksze niż spotykane dotychczas w literaturze.
Na poczatek
˛
przeanalizowany zostaje przykład generacji topografii banku filtrów
złożonego z 58 zwierciadeł pradowych
˛
oraz 15 integratorów. Zbudowany z ponad 1500
tranzystorów układ jest najprawdopodobniej jednym z najbardziej skomplikowanych
struktur zaprojektowanych dotychczas przy użyciu techniki przełaczanych
˛
pradów.
˛
Zasadność realizacji banku filtrów podyktowana jest nie tylko jego złożonościa,˛ lecz
przede wszystkim możliwościami szerokiego zastosowania takiej struktury. Oprócz
zadań przetwarzania obrazu, banki filtrów znajduja˛ zastosowanie w telekomunikacji
do podziału pasm cz˛estotliwości [10]. W rozdziale 10 przedstawiona zostaje pokrótce
teoria banków filtrów oraz realizacja przykładowego układu złożonego z trzech par
filtrów, dzielacego
˛
pasmo cz˛estotliwości na cztery podpasma. Topografia układu,
wraz z urzadzeniami
˛
peryferyjnymi (buforami dołaczonymi
˛
do ośmiu wyjść oraz
przetwornikiem DAC na wejściu układu) pokazana jest na rys. 10.2. Wyniki
symulacji transformowane do dziedziny cz˛estotliwości widoczne na rys. 10.3 pokazuja˛
charakterystyk˛e pasmowo-przepustowych wyjść. Działanie układu porównane jest z
teoretyczna˛ charakterystyka˛ cz˛estotliwościowa˛ filtru dziesiatego
˛
rz˛edu wynikajac
˛ a˛ z jego
transmitancji.
Drugim z przykładów pokazujacym
˛
uniwersalność zastosowania metody jest układ
analogowego procesora liczacego
˛
dwuwymiarowa˛ Dyskretna˛ Transformat˛e Kosinusowa.˛
W rozdziale 11 pokrótce omówiona została teoria działania transformaty DCT.
Architektura zaprojektowanego procesora oparta jest na wielowyjściowych zwierciadłach
XIII
pradowych
˛
(liczba wyjść wynika z rozmiaru transformaty) oraz bloku pami˛eci bazujacym
˛
na komórce o strukturze zbalansowanej opisanej w rozdziale 2. Układy tego typu
znajduja˛ zastosowanie w zadaniach przetwarzania obrazu oraz kompresji danych
- czego przykładem sa˛ znane powszechnie formaty JPEG oraz MPEG. W pracy
zaprezentowana została realizacja układu liczacego
˛
trasformat˛e o wymiarze 4x4 (jest
to cz˛esto analizowany w literaturze przykład) oraz 8x8 (która znajduje najszersze
zastosowania praktyczne). Poprawność działania zobrazowana została odpowiednimi,
post-layoutowi symulacjami. Jakość przetwarzania danych zostaje przeanalizowana
na podstawie wyliczenia współczynnika PSNR (Pick Signal to Noise Ratio). Autor
dodatkowo porównuje wykonana˛ realizacj˛e z istniejacymi
˛
w literaturze rozwiazaniami,
˛
zarówno analogowymi jak i cyfrowymi. Porównania zebrane w tabeli 11.1 pokazuja,˛
iż wygenerowany automatycznie układ charakteryzuje si˛e parametrami niegorszymi od
innych spotykanych w literaturze rozwiazań,
˛
co stanowi potwierdzenie tez rozprawy.
Oprócz parametrów określajacych
˛
jakość działania układu (PSNR, Accuracy) zestawione
zostaja˛ w tabeli również parametry poboru mocy, powierzchni chipu oraz szybkości
działania uzyskanych układów.
SI-Studio
Podsumowaniem pracy autora rozprawy sa˛ narz˛edzia komputerowego projektowania
layoutu układów wykonanych w technice SI. Zaproponowane środowisko zostaje opisane
w rozdziale 12. Autor na wst˛epie uzasadnia wybór j˛ezyka C++ oraz środowiska Qt
do opracowania narz˛edzi. W dalszej kolejności opisany zostaje interfejs środowiska.
Głównym celem zaproponowania narz˛edzia projektowego było uproszczenie zadań,
przed jakimi staje projektant VLSI, do minimum, co szczególnie mogłoby zach˛ecić
potencjalnych użytkowników do jego wykorzystania. Autor przedstawia, w jaki sposób w
środowisku projektowym odzwierciedlone zostały kolejne kroki projektowe i prezentuje
finalny rezultat, tj. pakiet skryptów j˛ezyka AMPLE, których wywołanie powoduje
wyrysowanie topografii układu (w tym przypadku pary filtrów siódmego rz˛edu).
Rysunek 4 pokazuje wygenerowane przez narz˛edzia SI-Studio podsumowanie procesu
tworzenia pakietu skryptów AMPLE. Zamieszczone w środowisku algorytmy odszukały
w strukturze pary filtrów siódmego rz˛edu integratory INT(1-7) oraz zwierciadła pradowe
˛
CM(1-20). Program dołaczył
˛
do projektu biblioteki INT.ample oraz CM.ample z
XIV
funkcjami rysowania struktur wspomnianych komórek. Dodatkowo wygenerowany został
skrypt TECH.ample z parametrami technologicznymi.
Rysunek 4. Pakiet skryptów AMPLE w projekcie pary filtrów siódmego rz˛edu widoczny z
poziomu środowiska SI-Studio.
Ponadto środowisko generuje zestawienie parametrów projektowanego układu (rys. 5),
które użytkownik określił w ramach ukierunkowania procesu projektowego pod katem
˛
poboru mocy, szybkości działania oraz powierzchni chipu. Ze wzgl˛edu na zastosowanie
strategii wierszowej podany zostaje również parametr wysokości komórek standardowych
użytych w projekcie. Parametr ten jest wspólny dla wszystkich komórek (w tym
przypadku zwierciadeł pradowych
˛
oraz integratorów, których layout również zależny jest
od wspomnianego parametru).
Rysunek 5. Parametry projektu pary filtrów siódmego rz˛edu widoczne w środowisku SI-Studio.
Kolejne kroki projektowe zostaja˛ porównane z zaprezentowana˛ w rozdziale 6
koncepcja.˛ Ostatecznie wyszczególnione zostaja˛ w tabeli 12.2 wymierne zyski
z zastosowania opracowanych narz˛edzi. Pomiary czasu potrzebnego na realizacj˛e
kolejnych etapów projektowych (wyznaczenie równań potencjałów w˛ezłowych prototypu
żyratorowo-pojemnościowego, konstrukcja układu SI na etapie schematu, wyliczenie
rozmiarów tranzystorów, generacja pakietu skryptów AMPLE oraz symulowalnej netlisty
HSPICE) pokazuja˛ efektywność zaproponowanego podejścia. Okazuje si˛e, że zadanie
projektowania układu, które dotychczas wymagałoby wielodniowej pracy inżyniera i
rodziłoby duże ryzyko popełnienia bł˛edu, zostaje uproszczone do generacji struktury,
która˛ uzyskać można w czasie około 90-ciu sekund na typowym komputerze osobistym.
XV
Stanowi to potwierdzenie tezy, iż możliwym jest zaproponowanie szybkiej metody
projektowania layoutu układów z przełaczanymi
˛
pradami.
˛
Podsumowanie
Praca porusza zagadnienia zwiazane
˛
z automatyzacja˛ projektowania layoutu układów
z przełaczanymi
˛
pradami.
˛
Autor w rozprawie opisuje narz˛edzia, które oparte na
zaproponowanej przez niego metodzie moga˛ znaczaco
˛ uprościć zadanie inżyniera,
przyspieszyć proces projektowy oraz wyeliminować wysokie ryzyko popełnienia bł˛edu
przez projektanta. Skuteczność omawianych rozwiazań
˛
zostaje poparta symulacjami
post-layoutowymi przykładowych układów, a także pomiarami realizacji fizycznej w
technologii 0.18µm. Dodatkowo omówione zostało podejście parametryzacji procesu
projektowego pod katem
˛
poborów mocy, szybkości działania oraz zaj˛etości powierzchni
na chipie projektowanych układów.
Układ tekstu
Tekst rozprawy liczy 13 rozdziałów. Wszystkie rozdziały opatrzone sa˛ krótkim
streszczeniem analizujacym
˛
podj˛eta˛ w nich tematyk˛e. Praca rozpoczyna si˛e od krótkiego
wst˛epu, w którym omówiony zostaje poruszony w rozprawie problem, przybliżony jest
aktualny stan wiedzy, a także uzasadniony zostaje wybór tematu. We wst˛epie autor
konstruuje dwie główne tezy oraz jedna˛ tez˛e dodatkowa.˛ Rozdział drugi prezentuje
użyta˛ w czasie realizacji pracy technik˛e przełaczanych
˛
pradów
˛
wraz z omówieniem
podstawowych komórek SI. Rozdział trzeci omawia istniejace
˛ narz˛edzia projektowe
istotne z punktu widzenia realizacji założeń autora. W piatym
˛
rozdziale omówiony został
j˛ezyk skryptowy AMPLE, wykorzystywany w środowisku Mentor Graphics, którego
autor użył w zadaniu rysowania layoutu oraz weryfikacji jego struktury. Czwarty rozdział
poszerza zaproponowane na wst˛epie tezy o dodatkowe założenia oraz ograniczenia
wynikajace
˛ z istniejacych
˛
standardów opisu architektury układu elektrycznego. Pozostały
tekst rozprawy podzielony jest na rozdziały i sekcje, które obudowuja˛ zaprezentowane
XVI
tezy w kolejne argumenty, potwierdzajace
˛ ich słuszność. Pokazane zostaja˛ przykłady
realizacji różnych układów SI z wykorzystaniem zaproponowanej metody, a jakość
ich działania zostaje potwierdzona symulacjami opatrzonymi krótkim komentarzem na
końcu każdego z wybranych rozdziałów. Opracowane na podstawie zaproponowanej
metody narz˛edzia projektowe opisane zostaja˛ w przedostatnim rozdziale. Umieszczone
zostało tam podsumowanie korzyści ze stosowania środowiska SI-Studio, w tym przede
wszystkim zysk czasowy w trakcie procesu projektowania. Prac˛e kończy krótkie
podsumowanie.
Bibliography
[1] Castro-Lopez, R.; Guerra, O.; Roca, E.; Fernandez, F.V.; An Integrated Layout-Synthesis
Approach for Analog ICs,
IEEE Transactions on Computer-Aided Design of Integrated
Circuits and Systems, 2008, Volume: 27, Issue: 7, Pages: 1179-1189
[2] E. Yilmaz, G. Dundar, Analog layout generator for CMOS circuits, IEEE Transactions on
Computer-Aided Design of Integrated Circuits and Systems archive, Volume 28, Issue 1
(January 2009), Pages: 32-45
[3] Graeb, H.; Balasa, F.; Castro-Lopez, R.; Chang, Y.-W.; Fernandez, F.V.; Lin, P.-H.; Strasser,
M.; Analog layout synthesis - Recent advances in topological approaches,
Design,
Automation & Test in Europe Conference & Exhibition, 2009. DATE ’09. Pages: 274-279
[4] R. Rudnicki, Chosen tools for automatic design of switched-current circuits, (in Polish), Ph.D.
dissertation, Poznań University of Technology, 2006
[5] P. Katarzyński, VHDL-AMS Language in Synthesis of Gyrator-Capacitor Filters, Ph.D.
dissertation, Poznań University of Technology, 2012
[6] P. Katarzyński, M. Melosik, A. Handkiewicz, gC-Studio - the environment for automated filter
design, to be published in Bulletin of The Polish Academy of Sciences
[7] Hooke, R., Jeeves, TA. (1961), ’Direct search’ solution of numerical and statistical problems,
J. Assoc. Comp, 8(2), pp. 212-229
[8] Ch. Sawigun, J. Mahattanakul, A Novel Structure of Wide-Swing CMOS Voltage Buffer, ECTI
International Conference, 2007.
[9] W. Jendernalik, G. Blakiewicz, A. Handkiewicz, M. Melosik, Analogue CMOS ASICs in
image signal processing, to be published in Metrology and Measurement Systems
[10] Lee J-H, Cheng T-H, and Chen H-C, Design of IIR linear-phase nonuniform-division filter
banks with signed powers-of-two coeficients, International Journal of Circuit Theory and
Applications, vol.37, pp.811-834, 2009.
XVIII