kl210_26001_02.indd

Transkrypt

kl210_26001_02.indd

LABORATORIUM Z PODSTAWOWYCH UKàADÓW
ELEKTRYCZNYCH
KL-210
ROZDZIAŁ 1
WŁASNOŚCI BRAMEK LOGICZNYCH
ROZDZIAŁ 2
KOMBINACYJNE UKŁADY LOGICZNE
ROZDZIAŁ 3
UKŁADY SUMUJĄCE I ODEJMUJĄCE
MODUŁY:
KL-22001
KL-26001, KL-26002
KL-26005
Spis treĞci
Rozdziaá 1 WáasnoĞci bramek logicznych
ûwiczenie 1-1 Ukáady bramek logicznych…....…………………………………………... 3
A. Ukáad TTL……………………………………………………………………………….. 6
B. Ukáad CMOS……………………………………………………………………………. 8
ûwiczenie 1-2 Pomiar napiĊcia progowego……………………………………………….11
A. Pomiar napiĊcia progowego ukáadu TTL……………………………………………..11
B. Pomiar napiĊcia progowego ukáadu CMOS…………………………………………. 12
ûwiczenie 1-3 Pomiar napiĊcia/prądu……………………………………………………...14
A. Pomiar napiĊcia i prądu wejĞciowego/wyjĞciowego ukáadu TTL………………….. 14
B. Pomiar napiĊcia i prądu ukáadu CMOS……………………………………………….18
ûwiczenie 1-4 WáasnoĞci podstawowych bramek logicznych………………………….. 21
A. Wyznaczenie charakterystyk bramki AND…………………………………………... 26
B. Wyznaczenie charakterystyk bramki OR……………………………………………. 27
C. Wyznaczenie charakterystyk bramki NOT…………………………………………...28
D. Wyznaczenie charakterystyk bramki NAND………………………………………… 28
E. Wyznaczenie charakterystyk bramki NOR…………………………………………...29
F. Wyznaczenie charakterystyk bramki XOR……………………………………………30
ûwiczenie 1-5 Interfejs miĊdzy bramkami logicznymi…………………………………… 32
A. Interfejs z TTL na CMOS……………………………………………………………….33
B. Interfejs z CMOS na TTL……………………………………………………………….34
Rozdziaá 2 Kombinacyjne ukáady logiczne
ûwiczenie 2-1 Ukáad z bramkami NOR……....…………………………………………... 37
ûwiczenie 2-2 Ukáad z bramkami NAND..…....…………………………………………... 42
ûwiczenie 2-3 Ukáad z bramkami XOR……....…………………………………………....46
A. Zbudowanie bramki XOR z bramek NAND…………………………………………..47
B. Zbudowanie bramki XOR z bramek podstawowych…………………………………48
ûwiczenie 2-4 Ukáady bramki AOI…..……………………………………………………...50
ûwiczenie 2-5 Ukáady komparatorów……………………………………………………... 54
A. Zbudowanie komparatora z podstawowych bramek logicznych………………….. 56
B. Zbudowanie komparatora z ukáadem scalonym TTL………………………………. 57
Rozdziaá 3 Ukáady sumujące i odejmujące
ûwiczenie 3-1 Ukáady sumatorów poáówkowych i peánych..……………………………. 60
A. Zbudowanie sumatorów poáówkowego i peánego z podstawowych bramek
logicznych……………………………………………………………………………….. 64
B. Zbudowanie peánego sumatora 4-bitowego z ukáadem scalonym…………………66
C. Zbudowanie sumatora BCD…………………………………………………………... 68
ûwiczenie 3-2 Ukáady odejmujące poáówkowe i peáne…………………………………...71
A. Zbudowanie ukáadów odejmujących poáówkowego i peánego z podstawowych
bramek logicznych…..………………………………………………………………… 74
B. Zbudowanie peánego 4-bitowego ukáadu odejmującego z ukáadem scalonym….. 75
2
Rozdziaá 1 WáasnoĞci bramek logicznych
ûwiczenie 1-1 Ukáady bramek logicznych
PRZEDMIOT ûWICZENIA
1. Poznanie wáasnoĞci i zasad dziaáania róĪnych bramek logicznych.
2. Zmierzenie napiĊcia wejĞciowego i wyjĞciowego bramek TTL i MOS.
DYSKUSJA
Bramki logiczne są konstruowane przy uĪyciu dwóch typów podzespoáów: bipolarnych typu
MOS (póáprzewodnik metal-tlen).
Bramka typu TTL (ang. Tranzystor-Tranzystor-Logic)
Bramki TTL mają unikatowe wáaĞciwoĞci: impedancja wyjĞciowa bramki w dwóch stanach
jest dosyü maáa. Schemat ukáadu scalonego 7400 typu TTL zawierającego bramkĊ NAND
przedstawiono na rys. 1-1-1.
Rys. 1-1-1 Schemat ukáadu TTL 7490 bramki NAND
3
Dolna i górna wartoĞü napiĊcia wejĞciowego dla standardowej bramki TTL jest ograniczona odpowiednio do 0,8 V i 2 V. Gdy na jednym z wejĞü panuje napiĊcie 0,8 V, a na
bazie tranzystora Q2 wystĊpuje napiĊcie 0,1 V, to tranzystor Q4 jest zatkany, tranzystor
Q3 jest odetkany; a wyjĞcie bramki jest w stanie wysokim. JeĞli natomiast napiĊcie wejĞciowe wynosi 2 V, a na bazie tranzystora Q2 panuje napiĊcie 1,4 V, to tranzystor ten jest
odetkany, tranzystor Q3 jest zatkany; a wyjĞcie bramki jest w stanie niskim.
W związku z wpáywem pojemnoĞci záącza, szybkoĞü standardowej bramki nie jest zbyt
duĪa. Po doáączeniu miĊdzy bazĊ a kolektor tranzystora diody Schottky’ego szybkoĞü
bramki moĪe znacznie wzrosnąü. Dioda Schottky’ego ma napiĊcie w kierunku przewodzenia równe ok. 0,2 V, co zwiĊksza napiĊcie nasycenia tranzystora, a takĪe jego czas
odciĊcia. Ukáady TTL zawierające diodĊ Schottky’ego nazywa siĊ ukáadami TTL o duĪej
szybkoĞci i oznacza siĊ przez dodanie do ich oznaczenia litery „H” np. 74HXX. Ukáady
TTL maáej mocy z diodą Schottky’ego są oznaczane literami „LS”, czyli np. 74LSXX.
Rys. 1-1-2 Tranzystor Schottky’ego
Tranzystor Schottky’ego przedstawiono na rys. 1-1-2. Gdy tranzystor ten wejdzie w stan
nasycenia, to spadek napiĊcia miĊdzy jego kolektorem a emiterem bĊdzie wynosiü w
przybliĪeniu 0,5 V. Nasycenie nie jest jednak zbyt gáĊbokie i szybkoĞü tranzystora wzrasta.
GrupĊ unipolarnych podzespoáów MOS tworzą elementy:
(1) PMOS
(2) NMOS
(3) CMOS
Na rys. 1-1-3 przedstawiono inwerter zbudowany z tranzystorów NMOS.
4
Rys. 1-1-3 Inwerter typu NMOS
Na rys. 1-1-3 tranzystor Q2 pracuje jako rezystor obciąĪenia, a tranzystor Q1 jako
wzmacniacz. PoniewaĪ impedancja wejĞciowa tranzystora MOSFET jest bardzo duĪa
(bliska nieskoĔczonoĞci), to prąd wyjĞciowy jest prawie równy zero lub wynosi zaledwie
kilka mikroamperów. Tak, wiĊc element MOS nadaje siĊ doskonale do sterowania obciąĪeniami tego samego typu i ma bardzo duĪą obciąĪalnoĞü wyjĞciową.
Inwerter typu CMOS (komplementarny póáprzewodnik metal-tlen) jest wykonany z dwóch
tranzystorów typu MOSFET, przy czym jeden z nich ma kanaá typu p, a drugi typu n. Typowy inwerter typu CMOS przedstawiono na rys. 1-1-4.
Rys. 1-1-4 Inwerter typu CMOS
W ukáadzie przedstawionym na rys. 1-1-4, gdy stan logiczny na wejĞciu A=1, to tranzystor
Q2 jest odetkany, a tranzystor Q1 zatkany, dziĊki czemu stan logiczny na wyjĞciu F=0.
Gdy natomiast stan na wejĞciu A=0, to tranzystor Q2 jest zatkany, a tranzystor Q1 jest
odetkany i stan wyjĞcia F=1. Reasumując, inwerter ma dwa tranzystory Q1 i Q2, które
odpowiadają odpowiednio za stany logiczne 1 i 0. SkutecznoĞü wyjĞciowa wzrasta
znacznie.
Ukáady CMOS zawierające stopieĔ lub stopnie buforowe są oznaczane literą „B: na koĔcu
ich oznaczenia. Z kolei symbol „UB” oznacza ukáad CMOS bez bufora. Na rys. 1-1-5
przedstawiono schematy blokowe scalonych bramek logicznych z buforem (buforami) i
bez bufora.
5
Rys. 1-1-5 Scalone bramki logiczne bez bufora i z buforami
NIEZBĉDNY SPRZĉT LABORATORYJNY
1. KL-22001 – podstawowy moduá edukacyjny z laboratorium ukáadów elektrycznych
2. KL-26001 – moduá edukacyjny z kombinacyjnym ukáadem logicznym (1)
3. Multimetr
4. Zasilacz stabilizowany z regulacją napiĊcia staáego od 0 do +15 V
PROCEDURA
A. Ukáad TTL
1. Ustawiü moduá KL-26001 na module KL-22001 (moduá edukacyjny laboratorium z
podstawowych ukáadów elektrycznych), poczym zlokalizowaü blok c. Wykonaü poáączenia posáugując siĊ schematem montaĪowym przedstawionym na rys. 1-1-6.
Bramka U1 jest standardową bramką logiczną NAND z ukáadu scalonego serii
7400, a bramka U2 jest bramą NOR typu z ukáadu scalonego 74LS02.
2. Doprowadziü do moduáu KL-26001 napiĊcie staáe +5 V z zasilacza o napiĊciu
ustawionym na staáe znajdującego siĊ module KL-22001.
6
Rys. 1-1-6 Schemat montaĪowy (moduá KL-26001 blok c)
3. Poáączyü wyjĞcie dodatkowego zasilacza napiĊcia staáego z wejĞciem A1. Ograniczyü napiĊcie wejĞciowe A1 do zakresu od 0 V do 5 V. Ustawiaü kolejno napiĊcie
wyjĞciowe zasilacza zgodnie z tablicą 1-1-1. Zmierzyü i zapisaü w tej tablicy wartoĞci
napiĊü zmierzonych na wyprowadzeniu F1, a odpowiadających napiĊciom ustawianym w zasilaczu.
Tablica 1-1-1
4. Poáączyü wyjĞcie dodatkowego zasilacza napiĊcia staáego z wejĞciem A3. Ograniczyü napiĊcie wejĞciowe A3 do zakresu od 0 V do 5 V. Ustawiaü kolejno napiĊcie
wyjĞciowe zasilacza zgodnie z tablicą 1-1-2. Zmierzyü i zapisaü w tej tablicy wartoĞci
napiĊü zmierzonych na wyprowadzeniu F2, a odpowiadających napiĊciom ustawianym w zasilaczu.
7
Tablica 1-1-2
B. Ukáad CMOS
podstawowych ukáadów elektrycznych), poczym zlokalizowaü blok d. Wykonaü poáączenia posáugując siĊ schematem montaĪowym przedstawionym na rys. 1-1-7.
Bramka U5 jest standardową bramką logiczną CMOS z ukáadu scalonego serii
CD4011. Doprowadziü do moduáu KL-26001 napiĊcie staáe +12 V z zasilacza o napiĊciu ustawionym na staáe znajdującego siĊ module KL-22001.
Rys. 1-1-7 Schemat montaĪowy (moduá KL-26001 blok d)
8
2. Poáączyü wyjĞcie dodatkowego zasilacza napiĊcia staáego z wejĞciem A5. Stopniowo zwiĊkszaü napiĊcie doprowadzane do wejĞcia A5, co 0,5 V, poczynając od 0 V.
Zmierzyü i zapisaü w tablicy 1-1-3 wartoĞci napiĊü wyjĞciowych zmierzonych na wyprowadzeniu Y1, a odpowiadających napiĊciom ustawianym w zasilaczu.
Tablica 1-1-3
3. Bramka U6 jest bardzo szybką bramką CMOS z ukáadu scalonego 74HC02.
4. Poáączyü wyjĞcie dodatkowego zasilacza napiĊcia staáego z wejĞciem A8. Stopniowo napiĊcie doprowadzane do wejĞcia A8, co 0,5 V, poczynając od 0 V. Zmierzyü i zapisaü w tablicy 1-1-4 wartoĞci napiĊü wyjĞciowych zmierzonych na wyprowadzeniu Y2, a odpowiadających napiĊciom ustawianym w zasilaczu.
Tablica 1-1-4
9
PODSUMOWANIE
1. Wyniki pomiarów wykonanych w tym üwiczeniu w ukáadach TTL powinny byü bliskie
ich wartoĞciom teoretycznym:
NapiĊcie wejĞciowe w stanie niskim VIL 0,8 V,
NapiĊcie wejĞciowe w stanie wysokim VIH 2 V,
NapiĊcie wyjĞciowe w stanie niskim VOL 0,4 V,
NapiĊcie wyjĞciowe w stanie wysokim VOH 2,4 V
2. Wyniki pomiarów wykonanych w tym üwiczeniu w ukáadach CMOS powinny byü bliskie ich wartoĞciom teoretycznym:
NapiĊcie wejĞciowe w stanie niskim VIL 30%VDD,
NapiĊcie wejĞciowe w stanie wysokim VIH 70%VDD,
NapiĊcie wyjĞciowe w stanie niskim VOL 10%VDD,
NapiĊcie wyjĞciowe w stanie wysokim VOH 90% VDD
10
ûwiczenie 1-2 Pomiar napiĊcia progowego
1. Poznanie zaleĪnoĞci miĊdzy odpowiednimi wyjĞciami a wejĞciami.
2. Pomiar napiĊcia progowego bramek TTL i CMOS.
DYSKUSJA
NapiĊcie progowe VT jest napiĊciem, przy którym napiĊcia wejĞciowe i wyjĞciowe są
sobie równe. Ukáad zmieni stan, jeĞli napiĊcie wejĞciowe bĊdzie wiĊksze lub napiĊcie
wyjĞciowe bĊdzie mniejsze od VT. WartoĞü napiĊcia VT zaleĪy od typu bramki logicznej. W üwiczeniu tym wykonamy pomiary napiĊü bramek TTL standardowych i serii
LS, jak równieĪ bramek CMOS standardowych i serii HC.
3. Multimetr
PROCEDURA
A. Pomiar napiĊcia progowego ukáadu TTL
podstawowych ukáadów elektrycznych), poczym zlokalizowaü blok c.
2. Wykonaü poáączenia posáugując siĊ schematem montaĪowym przedstawionym na
rys. 1-2-1. Doprowadziü do moduáu KL-26001 napiĊcie staáe +5 V z zasilacza o napiĊciu ustawionym na staáe znajdującego siĊ module KL-22001.
11
3. Zmierzyü napiĊcie na wyprowadzeniach A1 i F1. Bramka U1 jest standardową
bramką typu NAND z ukáadu scalonego serii 7400.
NapiĊcie progowe bramki U1 wynosi VT = ____________ V
4. Zmierzyü napiĊcie na wyprowadzeniach A3 i F2. Bramka U2 jest bramką typu NOR
z ukáadu scalonego serii 74LS02.
A. Pomiar napiĊcia progowego ukáadu CMOS
podstawowych ukáadów elektrycznych), poczym zlokalizowaü blok d.
rys. 1-2-2. Doprowadziü do moduáu KL-26001 napiĊcie staáe +12 V z zasilacza o napiĊciu ustawionym na staáe znajdującego siĊ module KL-22001.
3. Zmierzyü napiĊcie na wyprowadzeniach A5 i Y1. Bramka U5 jest standardową
bramką CMOS z ukáadu scalonego serii CD4011.
4. Zmierzyü napiĊcie na wyprowadzeniach A7 i Y2. Bramka U6 jest bramką CMOS o
duĪej szybkoĞci z ukáadu scalonego 74HC02.
12
PODSUMOWANIE
1. NapiĊcia progowe VT bramek TTL standardowych i serii LS są sobie prawie równe.
2 NapiĊcie progowe VT standardowych bramek CMOS jest wiĊksze niĪ bramek CMOS
serii HC.
13
ûwiczenie 1-3 Pomiar napiĊcia/prądu
1. Poznanie wáasnoĞci napiĊciowych i prądowych bramek TTL i CMOS.
2. Pomiar napiĊcia i prądu bramek TTL i CMOS.
DYSKUSJA
Z napiĊü znamionowych bramek TTL VIL 0,8 V, VOL 0,4 V, VIH 2 V, VOH 2,4 V,
moĪna okreĞliü ich prądy znamionowe IIH, IIL, IOH i IOL.
Te znamionowe napiĊcia mają wpáyw na dokáadnoĞü poziomu wyjĞciowego sygnaáu
logicznego, podczas, gdy prądy mają wpáyw na zdolnoĞü bramki do sterowania zewnĊtrznymi obciąĪeniami.
W trakcie niniejszego üwiczenia zmierzymy i porównamy ze sobą wartoĞci napiĊü i
prądów róĪnych bramek logicznych. Aby uzyskaü jak najwiĊkszą dokáadnoĞü pomiaru
tych parametrów, zaleca siĊ notowaü jak najwiĊcej cyfr po przecinku.
3. Multimetr
PROCEDURA
A. Pomiar napiĊcia i prądu wejĞciowego/wyjĞciowego ukáadu TTL
podstawowych ukáadów elektrycznych), poczym zlokalizowaü blok c. Wykonaü poáączenia posáugując siĊ rysunkiem ukáadu pomiarowego przedstawionym na rys. 13-2 i schematem montaĪowym przedstawionym na rys. 1-3-1.
14
Rys. 1-3-2 Ukáad do pomiaru napiĊcia i prądu standardowej bramki TTL
ustawionym na staáe znajdującego siĊ module KL-22001. Zmierzyü napiĊcie na
wejĞciu U1 i ustawiü rezystor R12 tak, aby napiĊcie wejĞciowe VIL=0,8 V. Zmierzyü
i zapisaü napiĊcie wystĊpujące na rezystorze R9, VI = _______ V. Obliczyü wartoĞü prądu wejĞciowego VIL = VI/100 = __________ mA. Zmierzyü napiĊcie na wyprowadzeniu U1 i ustawiü rezystor R14 tak, aby napiĊcie maksymalne
VOH = ________ V i minimalne VOH = __________ V.
3. Rezystorem R14 ustawiü napiĊcie VOH = 2,4 V i w miejsce wtyku mostkującego,
miedzy rezystor R14 a masĊ, wáączyü amperomierz. Zmierzyü i zapisaü wartoĞü
prądu IOH = __________ mA.
4. Zdjąü wtyki mostkujące z R9-R11 i F1-R13 i przeáoĪyü je na R8-R11 i F2-R13.
Zmierzyü charakterystyki napiĊcia i prądu bramki U2 (seria LS).
15
Rys. 1-3-3 Ukáad do pomiaru napiĊcia i prądu bramki TTL (serii LS)
5. . Zmierzyü napiĊcie na wejĞciu U2 i ustawiü rezystor R12 tak, aby napiĊcie wejĞciowe VIL=0,8 V. Zmierzyü i zapisaü napiĊcie wystĊpujące na rezystorze R8, VI =
_______ V. Obliczyü wartoĞü prądu wejĞciowego VIL = VI/100 = __________ mA.
Zmierzyü napiĊcie wyjĞciowe na wyprowadzeniu U2 i ustawiü rezystor R14 tak, aby
uzyskaü napiĊcia:
maksymalne VOH = ________ V i minimalne VOH = __________ V.
6. Rezystorem R14 ustawiü napiĊcie VOH = 2,4 V i w miejsce wtyku mostkującego,
miedzy rezystor R14 a masĊ, wáączyü amperomierz. Zmierzyü i zapisaü wartoĞü
prądu IOH = __________ mA.
7. Wykonaü poáączenia posáugując siĊ rysunkiem ukáadu pomiarowego przedstawionym na rys. 1-3-5 i schematem montaĪowym przedstawionym na rys. 1-3-4. Ustawiü rezystor R12 tak, aby napiĊcie wejĞciowe VIH byáo równe 2 V. Zmierzyü i zapisaü napiĊcie wystĊpujące na rezystorze R9, VI = _______ V. Obliczyü wartoĞü
prądu wejĞciowego VIH = VI/100 = __________ mA.
8. Zmierzyü napiĊcie wyjĞciowe na wyprowadzeniu U1 i ustawiü rezystor R14 tak,
aby uzyskaü napiĊcia:
maksymalne VOL = ________ V i minimalne VOL = __________ V.
9. Rezystorem R14 ustawiü napiĊcie VOL = 0,4 V i w miejsce wtyku mostkującego,
miĊdzy rezystor R14 a plus napiĊcia zasilania +5 V, wáączyü amperomierz. Zmierzyü i zapisaü wartoĞü prądu IOL = __________ mA.
16
Rys. 1-3-5 Ukáad do pomiaru napiĊcia i prądu standardowej bramki TTL
10. Zdjąü wtyki mostkujące z R9-R10 i F1-R13 i przenieĞü je odpowiednio na R8-R10 i
F2-R13.
11. Rezystorem R12 ustawiü napiĊcie VIH = 2 V. Zmierzyü napiĊcie na rezystorze R8,
napiĊcie wejĞciowe VI = ________ V. Obliczyü wartoĞü prądu IIH = VI/100 =
= ____________ mA.
17
Rys. 1-3-6 Ukáad do pomiaru napiĊcia i prądu bramki TTL (serii LS)
12. Zmierzyü napiĊcie wyjĞciowe na wyprowadzeniu U2 i ustawiü rezystor R14 tak, aby
uzyskaü napiĊcia:
maksymalne VOL = ________ V i minimalne VOL = __________ V.
13. Rezystorem R14 ustawiü napiĊcie VOL = 0,4 V i w miejsce wtyku mostkującego,
miĊdzy rezystor R14 a plus napiĊcia zasilania +5 V, wáączyü amperomierz. Zmierzyü i zapisaü wartoĞü prądu IOL = __________ mA.
B. Pomiar napiĊcia i prądu ukáadu CMOS
podstawowych ukáadów elektrycznych), poczym zlokalizowaü blok d. Wykonaü poáączenia posáugując siĊ rysunkiem ukáadu pomiarowego przedstawionym na rys. 1-3-8
i schematem montaĪowym przedstawionym na rys. 1-3-7 (z wyjątkiem wtyku mostkującego oznaczonego symbolem $).
ustawionym na staáe znajdującego siĊ module KL-22001. Doáączyü plus napiĊcia V
do plusa napiĊcia 12 V.
3. Rezystorem R19 ustawiü napiĊcie wejĞciowe VIL na 3,6 V. Zmierzyü napiĊcie VI na
rezystorze R16 i obliczyü prąd IIL = VI/100 = __________ mA.
4. Zmierzyü napiĊcie wyjĞciowe na wyprowadzeniu Y1, a nastĊpnie regulując rezystorem R21 uzyskaü napiĊcie maksymalne VOH = __________ V i minimalne
VOH = ____________ V.
5. Rezystorem R21 ustawiü napiĊcie VOH = 10,8 V i miejsce wtyku mostkującego
oznaczonego symbolem # wáączyü amperomierz. Zmierzyü i zapisaü prąd IOH =
_____ mA.
18
6. Rezystorem R19 ustawiü napiĊcie wejĞciowe VIH na 8,4 V. Wyjąü wtyk mostkujący
oznaczony symbolem # i w jego miejsce wáoĪyü wtyk oznaczony symbolem $. Zmierzyü napiĊcie VI na rezystorze R16 i obliczyü prąd IIH = VI/100 = __________ mA.
7. Zmierzyü napiĊcie wyjĞciowe na wyprowadzeniu Y1, a nastĊpnie regulując rezystorem R21 uzyskaü napiĊcie maksymalne VOL = __________ V i minimalne
VOL = ____________ V.
8. Rezystorem R21 ustawiü napiĊcie VOL = 1,2 V i miejsce wtyku mostkującego oznaczonego symbolem $ wáączyü amperomierz. Zmierzyü i zapisaü prąd IOL = _____
mA.
Rys. 1-3-8 Ukáad do pomiaru napiĊcia i prądu bramki CMOS
19
PODSUMOWANIE
1. Bramki CMOS charakteryzują siĊ napiĊciami wejĞciowymi VIL 30%VDD, VIH
70%VDD, oraz napiĊciami wyjĞciowymi VOL 10%VDD, VOH 90% VDD. Gdy obciąĪenie jest odáączone, to VOH = VDD oraz VOL = 0 V.
2. W związku z wiĊkszą wartoĞcią rezystancji bramek TTL serii LS, bramki te mają
mniejszy prąd wejĞciowy niĪ standardowe bramki TTL. Natomiast prądy wyjĞciowe
tych bramek są prawie równe.
20
ûwiczenie 1-4 WáasnoĞci podstawowych bramek logicznych
1. Poznanie symboli i wáasnoĞci.
2. Zmierzenie parametrów podstawowych bramek logicznych.
DYSKUSJA
Parametry wejĞciowe i wyjĞciowe podstawowych bramek logicznych są nastĊpujące:
VOH = napiĊcie wyjĞciowe w stanie wysokim
IOH = prąd wyjĞciowy w stanie wysokim
VOL = napiĊcie wyjĞciowe w stanie niskim
IOL = prąd wyjĞciowy w stanie niskim
VIH = napiĊcie wejĞciowe w stanie wysokim
IIH = prąd wejĞciowy w stanie wysokim
VIL = napiĊcie wejĞciowe w stanie niskim
IIL = prąd wejĞciowy w stanie niskim
WáasnoĞci bramek TTL są inne niĪ bramek CMOS. Doáączane do nich rezystory obciąĪające i ograniczające prąd mają teĪ róĪną wartoĞü. Tak jest na przykáad w przypadku bramek OR i AND:
1. Stany wejĞciowe NISKIE i WYSOKIE bramek TTL i CMOS
WejĞcia bramek TTL są doáączane do rezystora 1 kȍ podczas, gdy wejĞcia bramek
CMOS są doáączane do rezystora 10 kȍ.
WejĞcia w stanie „NISKIM” bramek TTL
WejĞcia w stanie „NISKIM” bramek CMOS
21
Rezystancja bramek TTL serii LS wynosi ok. 50 kȍ. JeĞli wejĞcie X bramki TTL typu OR
zostanie uziemione, to stan wyjĞcia F bĊdzie taki sam jak wyjĞcia A (F=A), co spowoduje
brak moĪliwoĞci sterowania stanami bramki.
JeĞli do wejĞcia X bramki doáączy siĊ jeden koniec rezystora, a jego drugi koniec poáączy
siĊ z masą, to konfiguracja ta stanie siĊ równowaĪna konfiguracji z umasionym wejĞciem,
czyli F=A. W razie potrzeby do wejĞcia X moĪna doprowadziü sygnaá, czyli F=A+X. Stąd
teĪ moĪna sterowaü wyjĞciem bramki za pomocą wejĞcia X.
2. Bramka AND
WejĞcie bramki TTL typu AND bĊdzie w stanie wysokim, gdy wejĞcie to nie jest obciąĪone lub, gdy jest poáączone bezpoĞrednio z plusem napiĊcia zasilania (+5 V). WejĞcie
bramki CMOS typu AND bĊdzie w stanie wysokim, gdy wejĞcie to zostanie poáączone z
plusem napiĊcia zasilania (np. +15 V), lub teĪ za poĞrednictwem rezystora o wartoĞci co
najmniej 10 kȍ.
Stan wejĞciowy „WYSOKI” bramek TTL
Stan wejĞciowy stan „WYSOKI” bramek CMOS
W tablicy prawdy przedstawiono stany wejĞciowe i odpowiadające im stany wyjĞciowe
bramek logicznych w warunkach idealnych.
22
3. Bramka OR
Opis
Gdy A=0, B=0, to wyjĞcie F=0
Zgodnie ze wyraĪeniem boolowskim
4. Bramka AND
Opis
Zgodnie ze wyraĪeniem boolowskim F=AB
5. Bramka NOT
Gdy A=0, to wyjĞcie F=1
Gdy A=1, to wyjĞcie F=0
23
6. Bramka XOR
Gdy A=B, to wyjĞcie F=0
Gdy AzB, to wyjĞcie F=1
7. Bramka NAND
Stany wyjĞcia bramki NAND są dokáadnie przeciwne do stanów wyjĞcia bramki AND.
Opis
8. Bramka NOR
Stany wyjĞcia bramki NOR są dokáadnie przeciwne do stanów wyjĞcia bramki OR.
24
Opis
PowyĪsze tablice prawdy bazują na tzw. logice dodatniej, w której „1” reprezentuje napiĊcie dodatnie, a „0” reprezentuje napiĊcie ujemne. W logice ujemnej powyĪsze zaleĪnoĞci
są odwrotne.
Porównaü ze sobą niĪej przedstawione tablice prawdy sporządzone dla bramek NOR
pracujących w logice dodatniej i ujemnej:
Obserwując tablicĊ prawdy dla bramki NOR w logice ujemnej, moĪna stwierdziü, Īe jest
ona równowaĪna bramce AND w logice dodatniej.
3. Oscyloskop
25
PROCEDURA
A. Wyznaczenie charakterystyk bramki AND
podstawowych ukáadów elektrycznych), poczym zlokalizowaü blok c. Wykonaü poáączenia posáugując siĊ rysunkiem ukáadu pomiarowego przedstawionym na rys. 1-4-2
i schematem montaĪowym przedstawionym na rys. 1-4-1. Doprowadziü do moduáu
KL-26001 napiĊcie staáe +5 V z zasilacza o napiĊciu ustawionym na staáe znajdującego siĊ module KL-22001.
Rys. 1-4-2 Ukáady zastĊpcze bramek AND i OR
2. Doáączyü wejĞcia A1 i A2 bramki do przeáączników danych SW0, SW1, a wyjĞcie F3
do wskaĨnika stanu logicznego L0. Doprowadzając kolejno, zgodnie z poniĪszą tablicą, stany logiczne do wejĞü bramki, zapisaü w tablicy odpowiadające im stany wyjĞciowe.
26
3. Do wejĞcia A2 bramki doprowadziü z generatora funkcyjnego sygnaá prostokątny o
poziomie TTL i czĊstotliwoĞci 10 Hz. Biorąc pod uwagĊ przedstawione poniĪej warunki na wejĞciu A1 (pobieranie sygnaáu prostokątnego o czĊstotliwoĞci 1 Hz z generatora sygnaáu zegarowego), zmierzyü i zanotowaü przebiegi wejĞciowe i wyjĞciowe.
B. Wyznaczenie charakterystyk bramki OR
1. W tej sekcji skorzystaü z bramki U2 znajdującej siĊ w bloku c moduáu KL-26001.
2. Doáączyü wejĞcia A3 i A4 bramki do przeáączników danych SW0, SW1, a wyjĞcie F4
do wskaĨnika stanu logicznego L1. Doprowadzając kolejno, zgodnie z poniĪszą tablicą, stany logiczne do wejĞü bramki, zapisaü w niej odpowiadające stany na wyjĞciu F4.
27
poziomie TTL i czĊstotliwoĞci 10 Hz. Biorąc pod uwagĊ przedstawione poniĪej warunki na wejĞciu A3 (pobieranie sygnaáu o czĊstotliwoĞci 1 Hz z generatora sygnaáu
zegarowego), zmierzyü i zanotowaü przebiegi wejĞciowe i wyjĞciowe.
C. Wyznaczenie charakterystyk bramki NOT
1. Doáączyü wejĞcie C1 bramki do przeáącznika danych SW0 a wyjĞcie F6 bramki do
wskaĨnika stanu logicznego L1. Doprowadzając kolejno, zgodnie z poniĪszą tablicą,
stany logiczne do wejĞcia bramki, zapisaü w tablicy odpowiadające im stany na wyjĞciu F6.
2. Doáączyü wyjĞcie F6 do C2, a wyjĞcie F7 bramki do wskaĨnika stanu logicznego L2.
Doprowadzając kolejno, zgodnie z poniĪszą tablicą, stany logiczne do wejĞcia bramki, zapisaü w tablicy odpowiadające im stany na wyjĞciu F7.
D. Wyznaczenie charakterystyk bramki NAND
1. Do nw. pomiarów zostanie uĪyta bramka U1. Doáączyü wejĞcia A1 i A2 bramki odpowiednio do przeáączników danych SW0, SW1, a wyjĞcie F1 do wskaĨnika stanu
logicznego L1. Doprowadzając kolejno, zgodnie z poniĪszą tablicą, stany logiczne
do wejĞü bramki, zapisaü w tablicy odpowiadające im stany wyjĞciowe.
28
E. Wyznaczenie charakterystyk bramki NOR
1. Do nw. pomiarów zostanie uĪyta bramka U2. Doáączyü wejĞcia A3 i A4 bramki odpowiednio do przeáączników danych SW0, SW1, a wyjĞcie F2 bramki do wskaĨnika
stanu logicznego L1. Doprowadzając kolejno, zgodnie z poniĪszą tablicą, stany logiczne do wejĞü bramki, zapisaü w tej tablicy odpowiadające stany wyjĞciowe.
29
F. Wyznaczenie charakterystyk bramki XOR
1. Do poniĪszych pomiarów zostanie uĪyta bramka U4. Doáączyü wejĞcia C4 i C5
bramki do przeáączników danych SW0, SW1, a wyjĞcie F9 bramki do wskaĨnika stanu logicznego L1. Doprowadzając kolejno, zgodnie z poniĪszą tablicą, stany logiczne do wejĞü bramki, zapisaü w tablicy odpowiadające im stany wyjĞciowe.
2. Do wejĞcia C4 bramki doprowadziü z generatora funkcyjnego sygnaá prostokątny o
poziomie TTL i czĊstotliwoĞci 10 Hz. Biorąc pod uwagĊ przedstawione poniĪej warunki na wejĞciu C5 (pobieranie sygnaáu prostokątnego o czĊstotliwoĞci 1 Hz z generatora sygnaáu zegarowego), zmierzyü i zanotowaü przebiegi wejĞciowe i wyjĞciowe.
30
PODSUMOWANIE
Podstawowe bramki logiczne są bazowymi elementami ukáadów logicznych kombinacyjnych i sekwencyjnych. Bramki TTL i CMOS są obecnie uĪywane szeroko w aplikacjach przemysáowych. Parametry elektryczne bramek naleĪących do tych dwóch rodzin są róĪne.
KaĪda wymienionych powyĪej podstawowych bramek logicznych charakteryzuje siĊ
wáasną tablicą prawdy opisującą zaleĪnoĞü miĊdzy jej stanem wyjĞciowym, a stanem
wejĞciowym.
31
ûwiczenie 1-5 Interfejs miĊdzy bramkami logicznymi
1. Zapoznanie siĊ z techniką poáączenia za poĞrednictwem interfejsu.
2. Zbudowanie interfejsu z TTL na CMOS oraz z CMOS na TTL.
DYSKUSJA
Bramki TTL i CMOS są bramkami stosowanymi najczĊĞciej. Dane tych bramek przedstawiono poniĪej:
NapiĊcie zasilania
NapiĊcie wej. w stanie niskim
NapiĊcie wej. w stanie wysokim
NapiĊcie wyj. w stanie niskim
NapiĊcie wyj. w stanie wysokim
Prąd wejĞciowy w stanie niskim
Prąd wyjĞciowy w stanie wysokim
Prąd wyjĞciowy w stanie niskim
Prąd wyjĞciowy w stanie wysokim
VIL
VIH
VOL
VOH
IIL
IIH
IOL
IOH
TTL
+5 V ±0,25 V
0,8 V
2,0
0,4 V
2,4 V
1,6 mA
40 µA
16 mA
0,4 µA
CMOS
3 – 18 V
1,5 V
3,5 V
0V
5V
0,1 µA
0,1 mA
1 mA
0,1 mA
MoĪna zauwaĪyü, Īe wymaganie odnoĞnie napiĊcia wejĞciowego bramki CMOS jest
wyĪsze niĪ moĪliwoĞci po tym wzglĊdem napiĊcia wyjĞciowego bramki TTL. JeĞli do
sterowania bramką CMOS uĪyje siĊ bramki TTL, to napiĊcie wyjĞciowe bramki TTL
musi zostaü zwiĊkszone w takim stopniu, aby dostosowaü je do wymagaĔ napiĊciowych wejĞcia bramki CMOS. Z drugiej strony, gdy do sterowania bramką TTL uĪywa
siĊ bramki CMOS, to prąd wyjĞciowy bramki CMOS musi zostaü zwiĊkszony. To táumaczy, dlaczego powinno siĊ dokáadnie przeĞledziü dane techniczne zamieszczone w
katalogach, zanim zbuduje siĊ jakikolwiek ukáad interfejsu.
32
Aby zwiĊkszyü napiĊcie wejĞciowe doprowadzane do ukáadu CMOS sterowanego
bramką TTL, naleĪy uĪyü do tego rezystora Rx doáączonego do plusa napiĊcia zasilania (jak to przedstawiono na rys. 1-5-1). Zakres rezystancji Rx wynosi 390 ȍ ÷ 4,7 kȍ
dla standardowej bramki TTL i 820 ȍ ÷ 12 kȍ dla bramki TTL serii LS.
Gdy bramką TTL steruje siĊ za pomocą braki CMOS to, aby zwiĊkszyü prąd wyjĞciowy bramki CMOS, naleĪy miĊdzy nie wáączyü ukáad buforowy. Dwie standardowe
bramki CMOS poáączone równolegle mogą sterowaü bramką TTL serii LS.
Rys. 1-5-1 Ukáad interfejsu z TTL na CMOS
3. Multimetr
PROCEDURA
A. Interfejs z TTL na CMOS
podstawowych ukáadów elektrycznych), poczym zlokalizowaü bloki c i d. Wykonaü
poáączenia posáugując siĊ schematem montaĪowym ukáadu pomiarowego przedstawionym na rys. 1-5-2. Bramka U1 jest standardową bramką TTL.
2. Zmierzyü rezystancjĊ (R13+R14) i ustawiü rezystor R14 tak, aby multimetr wskazaá
wartoĞü 2,2 kȍ.
ustawionym na staáe znajdującego siĊ module KL-22001 i poáączyü wyprowadzenie
V+ z wyprowadzeniem +5 V. Zapewni to zasilanie zarówno bramek TTL jak i
CMOS. Doáączyü wejĞcie A1 do przeáącznika danych SW0. Doprowadzając kolej-
33
no, zgodnie z poniĪszą tablicą, stany logiczne do wejĞcia bramki, zapisaü w tablicy
odpowiadające tym stanom napiĊcia na wyprowadzeniach F1, A5 i Y1.
4. Doáączyü rezystor R14 do wyprowadzenia +5 V, uĪywając do tego celu wtyku
mostkującego. Powtórzyü krok 3 niniejszej procedury.
Rys. 1-5-2 Schemat montaĪowy (moduá KL-26001 bloki c i d)
B. Interfejs z CMOS na TTL
1. Do poniĪszych pomiarów zostanie uĪyta bramka U7. Wykonaü poáączenia posáugując siĊ schematem montaĪowym przedstawionym na rys. 1-5-2.
2. Poáączyü wyjĞcie Y8 bramki U7 z wejĞciem A1 bramki U1, a wejĞcie C8 bramki U7
z przeáącznikiem danych SW1. Doprowadzając kolejno, zgodnie z poniĪszą tablicą,
stany logiczne do wejĞcia bramki C8, zapisaü w tablicy odpowiadające tym stanom
napiĊcia na wyprowadzeniach Y8, A1 i F1.
34
3. Poáączyü wyprowadzenia C6, C7 i C8 równolegle, uĪywając do tego wtyku mostkującego. Powtórzyü krok 2.
4. Poáączyü wyprowadzenie Y8 z wejĞciami C1, C2 i C3 bramki U3. Poáączyü wyjĞcia
F6, F7 i F8 bramki U3 równolegle. Powtórzyü krok 2.
PODSUMOWANIE
1. Teoretyczne napiĊcie bramki TTL w stanie wysokim VOH wynosi 2,4 V, które jest
dopuszczalnym napiĊciem minimalnym. Jednak w aktualnych aplikacjach interfejsu
z TTL na CMOS, napiĊcie wyjĞciowe bramki TTL jest bardzo bliskie napiĊciu +5 V i
wystarczające do wysterowania bramki CMOS.
2. Dodanie rezystora do wyjĞcia bramki TTL zwiĊksza jej napiĊcie wyjĞciowe, jak
równieĪ jej tolerancjĊ na zakáócenia.
3. Gdy stan na wyjĞciu bramki „CMOS” wynosi „1”, to jej minimalne napiĊcie wyjĞciowe jest w przybliĪeniu równe 4,4 V. Z drugiej strony, minimalne wymagane napiĊcie wyjĞciowe bramki TTL wynosi ok. 2 V, co powoduje, Īe zostaje 2,4 V podatnoĞci lub tolerancji na zakáócenia.
35
Rozdziaá 2 Kombinacyjne ukáady logiczne
Kombinacyjne ukáady logiczne są zbudowane z podstawowych bramek logicznych.
Parametry wyjĞciowe takich ukáadów zaleĪą wyáącznie od parametrów wejĞcia bieĪącego stopnia. Parametry wejĞciowe i wyjĞciowe poprzednich stopni nie mają na nie
Īadnego wpáywu. Stąd teĪ parametry wyjĞciowe kaĪdego záoĪonego ukáadu logicznego mogą byü wyraĪone za pomocą wyraĪeĔ boolowskich.
Gáówne elementy kombinacyjnego ukáadu logicznego to: zmienne wejĞciowe, bramki
logiczne i zmienne wyjĞciowe. Zmienna wejĞciowa powinna byü wiĊksza lub mniejsza
od zmiennej wejĞciowej, lecz obie z nich są sygnaáami binarnymi, czyli równe „0” lub
„1”.
Zakáadając, Īe w kombinacyjnym ukáadzie logicznym jest „n” zmiennych wejĞciowych,
to bĊdą w nim moĪliwe tylko dwie kombinacje stanów wejĞciowych, kaĪda z jedną odpowiadającą niej kombinacją stanów wyjĞciowych. Przed zaprojektowaniem i zbudowaniem kombinacyjnego ukáadu logicznego, naleĪy wziąü pod uwagĊ poniĪsze informacje:
1. Tablice prawdy bramek logicznych
2. WyraĪenie boolowskie
3. TablicĊ Karnaugha
4. Prawa De Morgana
PoniĪsze kombinacje bramek są stosowane bardzo czĊsto i wraz z wieloma innymi
kombinacjami bramek logicznych przedstawiono je w niniejszym rozdziale.
1. Kombinacyjne ukáady logiczne záoĪone z bramek NAND i NOR.
2. Bramka AND-OR-INWERTER (A-O-I)
3. Bramka XOR
4. Bramki z otwartym kolektorem
5. Bramki trójstanowe
6. Ukáady arytmetyczne
7. Ukáady koderów i dekoderów
8. Ukáady multiplekserów i demultiplekserów
9. Ukáady komparatorów
36
ûwiczenie 2-1 Ukáad z bramkami NOR
1. Zapoznanie siĊ ze sposobami konstruowania z bramek NOR innych bramek logicznych.
2. Konstruowanie bramek NOT i OR z bramek NOR.
DYSKUSJA
Symbol bramki NOR przedstawiono na rys. 2-1-1. WyraĪenie boolowskie dla bramki
NOR ma postaü
, a wedáug prawa De Morgana
PoniewaĪ gdy A=B, to
. Gdy B=0, to
.
. Z tego wyni-
ka, Īe bramki NOR moĪna uĪywaü do budowy bramek NOR, OR, AND, NAND i XOR.
W tym üwiczeniu bĊdziemy budowaü róĪne bramki logiczne, áącząc w róĪny sposób
bramkĊ lub bramki NOR.
Rys. 2-1-1 Symbol bramki NOR
PROCEDURA
podstawowych ukáadów elektrycznych), poczym zlokalizowaü blok c. Bramka U2 z
rys. 2-1-2(a) bĊdzie uĪyta do budowy bramki NOT przedstawionej na rys. 2-1-2(b).
Doprowadziü do moduáu KL-26001 napiĊcie staáe +5 V z zasilacza o napiĊciu
37
(a) Schemat montaĪowy (moduá KL-26001 blok c)
(b) Symbol zastĊpczy bramki NOT
Rys. 2-1-2 Bramka NOR uĪyta jako bramka NOT
2. Doáączyü wejĞcia A3 i A4 bramki do przeáączników danych SW0, SW1, a wyjĞcie
F2 bramki do wskaĨnika stanu logicznego L1. Ustawiü przeáącznik danych SW0 na
„0” i obserwowaü stany logiczne na F1, przy przeáączniku SW1 ustawionym kolejno
w pozycjach SW1=”0” i SW1=”1”.
Gdy SW1=”0”, to F2 = ______________
Gdy SW1=”1”, to F2 = ______________
Czy ukáad dziaáa jak bramka NOT? ______________
3. . Wykonaü poáączenia posáugując siĊ schematem montaĪowym przedstawionym
na rys. 2-1-3 (a) i schematem elektrycznym ukáadu przedstawionym na rys. 2-13(b). Po dokonaniu poáączeĔ wyprowadzenia A3 i A4 są poáączone razem
(A3=A4). Doáączyü wyprowadzenie A3 do przeáącznika danych SW0, a wyjĞcie F2
do wskaĨnika stanu logicznego L1.
Gdy SW0=”0”, to F2 = ______________
Gdy SW0=”1”, to F2 = ______________
38
(b) Symbol zastĊpczy bramki NOT
Rys. 2-1-3 Bramka NOR uĪyta jako bramka NOT
na rys. 2-1-4(a) i schematem elektrycznym ukáadu przedstawionym na rys. 2-14(b). Doáączyü wyprowadzenie A3 do przeáącznika danych SW0, a wyjĞcie F4 do
wskaĨnika stanu logicznego L1.
Gdy SW0=”0”, to F4 = ______________
Gdy SW0=”1”, to F4 = ______________
Czy ukáad dziaáa jak bufor? ______________
39
(b) Symbol zastĊpczy bufora
Rys. 2-1-4 Bramka NOR uĪyta jako bufor
na rys. 2-1-5 (a) i schematem elektrycznym ukáadu przedstawionym na rys. 2-15(b). Doáączyü wyprowadzenie A3 do przeáącznika danych SW0, wyprowadzenie
A4 do przeáącznika SW1, a wyjĞcie F4 do wskaĨnika stanu logicznego L1.
(b) Symbol zastĊpczy bramki OR
Rys. 2-1-5 Bramka NOR uĪyta jako bramka OR
6. Doprowadzając kolejno, zgodnie z poniĪszą tablicą, stany logiczne do wejĞü bramek A3 i A4, zapisaü w tablicy 2-1-1 odpowiadające tym stanom napiĊcia na wyprowadzeniu F4.
Tablica 2-1-1
40
PODSUMOWANIE
1. BramkĊ NOR moĪna uĪyü do budowy prawie kaĪdej podstawowej bramki logicznej.
2. Są dwa sposoby zastosowania bramki NOR jako inwertera. PoniewaĪ bramki TTL
pobierają wiĊkszy prąd ze Ĩródáa zasilania, gdy ich wejĞcie jest uziemione; zatem,
jeĞli bramka NOR typu TTL ma byü uĪyta jako inwerter, to powinno siĊ oba wejĞcia
tej bramki poáączyü razem.
41
ûwiczenie 2-2 Ukáad z bramkami NAND
1. Zapoznanie siĊ ze sposobami konstruowania z bramek NAND róĪnych bramek logicznych.
2. Konstruowanie bramek NOT, AND i OR z bramek NAND.
DYSKUSJA
Na rys. 2-4 przedstawiono symbol bramki NAND. WyraĪenie boolowskie dla bramki
NAND jest
, a prawo De Morgana
Gdy A=B, to
. Z kolei, gdy B=1, to
. Podobnie jak bramki NOR
bramki NAND mogą byü uĪyte do budowy kaĪdej podstawowej bramki logicznej. W tym
üwiczeniu bĊdziemy budowaü róĪne bramki logiczne, áącząc na róĪne sposoby bramkĊ
lub bramki NAND.
Rys. 2-1-1 Symbol bramki NAND
PROCEDURA
podstawowych ukáadów elektrycznych), poczym zlokalizowaü blok b. UmieĞciü
wtyk mostkujący w miejscu pokazanym na ryc. 2-2-2(a), uĪywając bramki U2 do
budowy bramki NOT przedstawionej po lewej stronie rys. 2-2-2(b). Doprowadziü do
moduáu KL-26001 napiĊcie staáe +5 V z zasilacza o napiĊciu ustawionym na staáe
znajdującego siĊ module KL-22001.
42
(a) Schemat montaĪowy (moduá KL-26001 blok b)
(b) Bramka NOT zbudowana z bramki NAND
Rys. 2-2-2 Bramka NOT zbudowana z bramki NAND
2. Doáączyü wejĞcie A bramki do przeáącznika danych SW1, a wyjĞcie F2 do wskaĨnika stanu logicznego L1. Zaobserwowaü i zapisaü wyjĞciowe stany logiczne.
Gdy SW1=”0”, to F2 = ______________
Gdy SW1=”1”, to F2 = ______________
3. Usunąü wtyk mostkujący áączący wyprowadzenie A z A1. Doáączyü wejĞcie A1
bramki do napiĊcia +5 V („1”), aby stworzyü w ten sposób bramkĊ NOT widoczną
po prawej stronie, na rys. 2-2-2(b). Pozostaáe poáączenia naleĪy pozostawiü niezmienione. Zaobserwowaü i zapisaü wyjĞciowe stany logiczne.
Gdy SW1=”0”, to F2 = ______________
Gdy SW1=”1”, to F2 = ______________
rys. 2-2-3(a) i schematem elektrycznym ukáadu przedstawionym na rys. 2-2-3(b).
Doáączyü wyprowadzenie A do przeáącznika danych SW1, wyprowadzenie A1 do
przeáącznika SW2, a wyjĞcie F4 do wskaĨnika stanu logicznego L1.
43
(b) Ukáad zastĊpujący bramkĊ AND
Rys. 2-2-3 Bramka AND zbudowana z bramek NAND
5. Doprowadzając kolejno, zgodnie z poniĪszą tablicą, stany logiczne do wejĞü A1 i A
bramki, zapisaü w tablicy 2-2-1 odpowiadające tym stanom napiĊcia na wyprowadzeniu F4. Czy ukáad dziaáa jak bramka AND? _________
Tablica 2-2-1
rys. 2-2-4(a) i schematem elektrycznym ukáadu przedstawionym na rys. 2-2-4(b).
Doáączyü wyprowadzenie A do przeáącznika danych SW1, wyprowadzenie D do
przeáącznika SW2, a wyjĞcie F4 do wskaĨnika stanu logicznego L1.
44
(b) Ukáad zastĊpujący bramkĊ OR
Rys. 2-2-4 Ukáad zbudowany a bramek NAND i zastĊpujący bramkĊ OR
7. Doprowadzając kolejno, zgodnie z poniĪszą tablicą, stany logiczne do wejĞü D i A
bramek, zapisaü w tablicy 2-2-2 odpowiadające tym stanom napiĊcia na wyprowadzeniu F4. Czy ukáad dziaáa jak bramka OR (F=A+B)? _________
Tablica 2-2-2
PODSUMOWANIE
1. Bramki NAND mogą byü uĪyte do budowy prawie kaĪdej podstawowej bramki logicznej.
2. Są dwa sposoby budowy inwertera z bramek NAND. PoniewaĪ w stanie wysokim
bramka TTL nie pobiera ze Ĩródáa zasilania prawie Īadnego prądu to, gdy do budowy inwertera uĪyje siĊ bramek NAND, naleĪy poáączyü niewykorzystane wejĞcie
z wysokim potencjaáem.
45
ûwiczenie 2-3 Ukáad z bramkami XOR
1. Poznanie wáasnoĞci bramek XOR.
2. Konstruowanie bramek XOR z bramek NAND lub innych podstawowych bramek logicznych.
DYSKUSJA
Na rys. 2-3-1 przedstawiono symbol bramki XOR. Sygnaá na wyjĞciu F speánia zaleĪnoĞü
. Bramki XOR moĪna budowaü z bramek NOT, OR, AND, NOR i NAND
lub z czterech bramek NAND, jak to przedstawiono na przedstawiono odpowiednio na rysunkach 2-3-2(a) i 2-3-2(b).
Rys. 2-3-1 Symbol bramki XOR
(a) Bramka XOR zbudowana z podstawowych bramek logicznych
(b) Bramka XOR zbudowana z bramek NAND
Rys. 2-3-2 Ukáady bramki XOR
PoniewaĪ
natomiast B=1, to
to, gdy B=0,
, a ukáad pracuje jak bufor. Gdy
i ukáad pracuje jak inwerter. Innymi sáowy stan wej-
Ğciowy bramki XOR determinuje, czy ukáad bĊdzie pracowaá jako bufor, czy jako inwerter. W
tym üwiczeniu uĪyjemy podstawowych bramek logicznych do budowy bramek XOR oraz do
przestudiowania zaleĪnoĞci miĊdzy ich stanami wejĞciowymi i wyjĞciowymi.
46
PROCEDURA
A. Zbudowanie bramki XOR z bramek NAND
podstawowych ukáadów elektrycznych), poczym zlokalizowaü blok b. Wykonaü poáączenia posáugując siĊ schematem montaĪowym przedstawionym na rys. 2-3-3(a)
i schematem elektrycznym ukáadu przedstawionym na rys. 2-3-3(b). Doáączyü wejĞcie A do przeáącznika danych SW1, wejĞcie D do przeáącznika SW2, a wyjĞcia: F1
do L1, F2 do L2, F3 do L3 i F4 do L4. Doprowadziü do moduáu KL-26001 napiĊcie
staáe +5 V z zasilacza o napiĊciu ustawionym na staáe znajdującego siĊ module
KL-22001.
(b) Ukáad zastĊpujący bramkĊ XOR
Rys. 2-3-3 Ukáad zbudowany a bramek NAND i zastĊpujący bramkĊ XOR
2. Doprowadzając kolejno, zgodnie z tablicą 2-3-1, stany logiczne do wejĞü A i D
ukáadu bramek, zapisaü w tablicy odpowiadające tym stanom napiĊcia na wyprowadzeniach wyjĞciowych.
47
Tablica 2-3-1
B. Zbudowanie bramki XOR z podstawowych bramek logicznych
podstawowych ukáadów elektrycznych), poczym zlokalizowaü blok a. Wykonaü poáączenia posáugując siĊ schematem montaĪowym przedstawionym na rys. 2-3-4(a)
i schematem elektrycznym ukáadu przedstawionym na rys. 2-3-4(b). Doprowadziü
do moduáu KL-26001 napiĊcie staáe +5 V z zasilacza o napiĊciu ustawionym na
staáe znajdującego siĊ module KL-22001.
2. Doáączyü wejĞcia A i B odpowiednio do przeáączników danych SW1 i SW2, a wyjĞcia: F1 do L1, F2 do L2, i F3 do L3.
(a) Schemat montaĪowy (moduá KL-26001 blok a)
(b) Ukáad zastĊpujący bramkĊ XOR
Rys. 2-3-4 Ukáad zastĊpujący bramkĊ XOR zbudowany z podstawowych bramek logicznych
48
3. Doprowadzając kolejno, zgodnie z tablicą 2-3-2, stany logiczne do wejĞü A i B bramek, zapisaü w tablicy odpowiadające tym stanom napiĊcia na wyprowadzeniach
wyjĞciowych.
Tablica 2-3-2
PODSUMOWANIE
1. BramkĊ XOR moĪna zbudowaü z czterech bramek NAND lub z bramek podstawowych. Choü rezultat bĊdzie ten sam, to konfiguracja zawierająca cztery bramki
NAND jest duĪo prostsza.
2. Doáączając do wyjĞcia bramki XOR bramkĊ NOT moĪna ja przeksztaáciü w bramkĊ
XNOR.
49
ûwiczenie 2-4 Ukáady bramki AOI
1. Zapoznanie siĊ z gáównymi zadami budowy záoĪonych ukáadów logicznych.
2. Konstruowanie bramki AOI z bramek podstawowych.
DYSKUSJA
Bramka AND-OR-INVERTER (AOI) skáada siĊ z dwóch bramek AND, jednej bramki OR i
jednego inwertera (bramki NOT). Symbol bramki AOI przedstawiono na rys. 2-4-1. WyraĪenie boolowskie dla wyjĞcia F tej bramki jest nastĊpujące:
Rys. 2-4-1 Bramka AOI
ZaleĪnoĞü (1) przedstawiającą prawo De Morgana moĪna przeksztaáciü na:
ZaleĪnoĞü (1) jest teĪ nazywana „sumą iloczynów”.
ZaleĪnoĞü (2) jest teĪ nazywana „iloczynem sum”.
Z zaáoĪenia bramka AOI jest kombinacją logiczną „sumy iloczynów”.
50
PROCEDURA
podstawowych ukáadów elektrycznych), poczym zlokalizowaü blok a. Ukáady
przedstawione na rys. 2-4-2 zawierają ukáad aktualny bramki AOI i jej ukáad zastĊpczy.
(b) Ukáad aktualny
(c) Ukáad zastĊpczy
Rys. 2-4-2 Ukáad bramki AOI
51
2. Doáączyü wejĞcia A, A1, B i B1 odpowiednio do przeáączników danych SW0, SW1,
SW2 i SW3. Doáączyü wyjĞcia F3 i F4 odpowiednio do wskaĨników stanów logicznych L1 i L2. Doprowadziü do moduáu KL-26001 napiĊcie staáe +5 V z zasilacza o
napiĊciu ustawionym na staáe znajdującego siĊ module KL-22001.
3. Ustawiü BƔB1 na „0”, a nastĊpnie doprowadzając kolejno, zgodnie z tablicą 2-4-1,
stany logiczne do wejĞü A i A1, zapisaü w tablicy odpowiadające tym stanom napiĊcia na wyprowadzeniach wyjĞciowych.
Tablica 2-4-1
Czy stany na wyjĞciu F3 są takie same jak w przypadku funkcji AND (F3=AƔA1)?
4. Czy, gdy BƔB1 z0, to stany na wyjĞciu F3 są takie same jak w przypadku funkcji
AND (F3=AƔA1)?
5. Gdy AƔA1, to doprowadzając kolejno, zgodnie z tablicą 2-4-2, stany logiczne do
wejĞü B i B1, zapisaü w tablicy odpowiadające tym stanom napiĊcia na wyprowadzeniach wyjĞciowych.
Tablica 2-4-2
Czy stany na wyjĞciu F3 są takie same jak w przypadku funkcji AND (F3=BƔA1)?
52
6. Czy, gdy AƔA1 z0, to stany na wyjĞciu F3 są takie same jak w przypadku funkcji
AND (F3=BƔB1)?
7. Czy stany na wyjĞciu F3 speániają zaleĪnoĞü F3 = AƔA1 +BƔB1?
PODSUMOWANIE
1. BramkĊ AOI moĪna teĪ zbudowaü z dwóch bramek AND i jednej bramki NOR.
2. PoniĪsze ukáady scalone TTL speániają funkcjĊ AOI: 7450, 7451, 7453, 7454, 7460
i 7464. Niektóre z nich są dwuwejĞciowymi bramkami OR, a niektóre bramkami OR
o wielu wejĞciach. Niektóre wyróĪniają siĊ wyjĞciem bramki pracującym przy poszerzonym napiĊciu zasilania lub typu otwarty kolektor, aby umoĪliwiü realizacjĊ
róĪnych funkcji logicznych ukáadów záoĪonych.
53
ûwiczenie 2-5 Ukáady komparatorów
1. Poznanie zasad budowy i dziaáania komparatorów cyfrowych.
2. Konstruowanie komparatorów z podstawowych bramek logicznych i ukáadu scalonego.
DYSKUSJA
Do wykonania jakiejkolwiek operacji porównania są niezbĊdne dwie liczby. Komparator w
swojej najprostszej postaci ma dwa wejĞcia. JeĞli te dwa wejĞcia zostaną nazwane A i B,
to są moĪliwe wtedy trzy wyjĞcia: A>B, A=B i A<B. Schemat i symbol prostego komparatora przedstawiono na rys. 2-5-1.
(a) Schemat logiczny
(b) Symbol ukáadu
Rys. 2-5-1 Komparator
54
Na rys. 2-5-1 przedstawiono komparator jednobitowy. W aplikacjach obecnie opracowywanych najczĊĞciej uĪywa siĊ komparatora czterobitowego. Scalony komparator jednobitowy
okreĞlający wáasnoĞci sygnaáu wejĞciowego (mniejszy, wiĊkszy od wartoĞci granicznej) zawiera ukáad scalony TTL 7485 oraz CMOS 4063. Ukáad scalony TTL 74689 jest ukáadem, który tylko sprawdza (przez porównanie), czy sygnaáy wejĞciowe są sobie równe.
W komparatorze czterobitowym kaĪdy bit reprezentuje potĊgĊ liczby 2 tj. 20, 21, 22 i 23. Proces porównywania rozpoczyna siĊ od bitu najbardziej znaczącego (23). JeĞli dla bitu 23 sygnaá na wejĞciu A jest wiĊkszy od sygnaáu na wejĞciu B, to wyjĞcie „A>B” komparatora zostaje ustawione w stan wysoki.
JeĞli dla bitu 23 sygnaáy na wejĞciach A i B są sobie równe, to operacja porównywania jest
przenoszona do nastĊpnego bitu (22). JeĞli na tym etapie porównywania, nadal sygnaáy wejĞciowe są równe, to proces porównywania jest powtarzany dla nastĊpnego bitu. JeĞli z kolei
dla najmniej znaczącego bitu (20) sygnaáy wejĞciowe są w dalszym ciągu równe, to wyjĞcie
„A=B” komparatora przechodzi w stan wysoki.
(a) Ukáad porównujący zbudowany z czterech komparatorów jednobitowych
(b) Symbol ukáadowy
Rys. 2-5-2 Komparator czterobitowy
55
PROCEDURA
A. Zbudowanie komparatora z podstawowych bramek logicznych
podstawowych ukáadów elektrycznych), poczym zlokalizowaü blok a. Wykonaü poáączenia posáugując siĊ schematem montaĪowym przedstawionym na rys. 2-5-3(a)
i schematem logicznym ukáadu przedstawionym na rys. 2-5-3(b).
(b) Schemat logiczny
Rys. 2-5-3 komparator jednobitowy
56
2. WejĞcia ukáadu są w stanie aktywnym wysokim. Doáączyü wejĞcia A i B odpowiednio do przeáączników danych SW1 i SW2. WyjĞcia są w stanie aktywnym niskim.
Doáączyü wyjĞcia F1, F2 i F5 odpowiednio do wskaĨników stanów logicznych L1,
L2 i L3. Doprowadziü do moduáu KL-26001 napiĊcie staáe +5 V z zasilacza o napiĊciu ustawionym na staáe znajdującego siĊ module KL-22001.
3. Doprowadzając kolejno, zgodnie z tablicą 2-5-1, stany logiczne do wejĞü A i B, zapisaü w tablicy odpowiadające tym stanom napiĊcia na wyprowadzeniach wyjĞciowych.
Tablica 2-5-1
B. Zbudowanie komparatora z ukáadem scalonym TTL
podstawowych ukáadów elektrycznych), poczym zlokalizowaü blok a. Doprowadziü
do moduáu KL-26001 napiĊcie staáe +5 V z zasilacza o napiĊciu ustawionym na
staáe znajdującego siĊ module KL-22001. Ukáad U6 jest scalonym ukáadem komparatora czterobitowego 7485. Przyporządkowanie kolejnych wyprowadzeĔ oraz tablicĊ funkcyjną przedstawiono na rysunku poniĪej.
Rys. 2.5.4 Przyporządkowanie wyprowadzeĔ i tablica funkcyjna ukáadu 7485
57
Rys. 2-5-5 Schemat montaĪowy (moduá KL-26005 blok a)
2. Doáączyü wejĞcia A1 ÷ A4 odpowiednio do przeáączników danych SW4 ÷ SW7, a
wejĞcia B1 ÷ B4 odpowiednio do przeáączników danych SW0 ÷ SW3.
3. Doáączyü wyjĞcia A=B do L1, A<B do L2, a A>B do L3.
4. Doprowadzając kolejno, zgodnie z tablicą 2-5-2, stany logiczne wejĞciowe, zapisaü
w tablicy odpowiadające tym stanom napiĊcia na wyprowadzeniach wyjĞciowych.
Tablica 2-5-2
58
PODSUMOWANIE
1. Komparator jednobitowy ma trzy wyjĞcia: A>B, A=B i A<B.
2. Ukáad scalony 7485 jest komparatorem czterobitowym. Stany na wejĞciach szeregowych A>B, A=B i A<B są wynikami porównania dolnych bitów. WejĞcia szeregowe
mają wpáywu, gdy bity górne są równe.
59
Rozdziaá 3 Ukáady sumujące i odejmujące
ûwiczenie 3-1 Ukáady sumatorów poáówkowych i peánych
1. Poznanie wáasnoĞci sumatorów poáówkowych i peánych pracujących w jednostce arytmetycznej.
2. Budowanie sumatorów poáówkowych i peánych z podstawowych bramek logicznych i
ukáadu scalonego.
DYSKUSJA
Sumatory moĪna podzieliü na poáówkowe (HA – hallf-adder) i peáne (FA – full-adder).
Sumatory poáówkowe wykorzystują zasady dodawania binarnego, przy czym jest to operacja dodawania tylko jednego bitu. Wynikiem takiego dodawania jest „suma” i „przeniesienie”. W dodawaniu binarnym przeniesienie powstaje wtedy, gdy suma dwóch liczb jest
wiĊksza od 1. OperacjĊ dodawania liczb binarnych przez sumator poáówkowy przedstawiono poniĪej.
Gdy dodaje siĊ „1” do „1”, to suma jest równa 1, a przeniesienie wynosi 1. Operacje wykonywane przez sumator poáówkowy ograniczają siĊ do dodawania liczb jednobitowych.
Sumator peány wykonuje operacje dodawania liczb o dáugoĞci wiĊkszej od 2 bitów. Patrz
przykáadowa operacja wykonywana przez sumator peány przedstawiona na rysunku powyĪej. Sumator peány moĪna zbudowaü z dwóch sumatorów poáówkowych. Na rys. 3-1-1
przedstawiono ukáady i symbole sumatorów poáówkowego i peánego.
60
Rys. 3-1-1 Sumatory poáówkowy i peány
Aby wykonaü operacjĊ dodawania liczb mających dáugoĞü wiĊkszą niĪ dwa bity, naleĪy
poáączyü ze sobą ukáady logiczne w sposób przedstawiony na rys. 3-1-2 lub, aby wytwarzaü dwie sumy jednoczeĞnie, zbudowaü konfiguracjĊ z „wejĞciami poáączonymi równolegle”.
Jednak suma kolejnego sumatora wystĊpującego w áaĔcuchu sumatorów po innym sumatorze bĊdzie stabilna tylko wtedy, gdy ustabilizuje siĊ wczeĞniej przeniesienie z tego poprzedniego sumatora. Na przykáad w ukáadzie przedstawionym na rys. 3-1-2 suma z sumatora FA2 nie ustabilizuje siĊ, aĪ ustabilizuje siĊ przeniesienie z sumatora FA1.
Rys. 3-1-2 Sumator czterobitowy
Gdy sumator FA1 dodaje A1 do B1, to efektem tej operacji jest suma S1 i przeniesienie
C1. Przeniesienie to (C1) bĊdzie nastĊpnie dodane w sumatorze FA2 do B2 i do A2, i
powstanie wtedy suma S2 i nastĊpne przeniesienie C2. W przypadku sumatora przedstawionego na rys. 3-1-2 sumy z czterech sumatorów nie ustabilizują siĊ jednoczeĞnie,
opóĨniając proces dodawania. OpóĨnienie moĪe byü wyeliminowane przez uĪycie sumatora z przeniesieniami równolegáymi.
61
Sumator skáadowy sumatora z przeniesieniami równolegáymi nie musi czekaü, aĪ poprzedni sumator ustabilizuje siĊ zanim wykona on operacjĊ dodawania, oszczĊdzając w
ten sposób czas. W wyraĪeniu boolowskim zakáada siĊ, Īe:
Zatem element wyjĞciowy i przeniesienie moĪna wyraziü nastĊpująco:
Element Gi nazywa siĊ „przeniesieniem generowanym”. Gdy elementy Ai i Bi są oba równe „1”, to element Gi nie odnosi siĊ do wprowadzanego przeniesienia.
Element Pi jest nazywany „przeniesieniem transmitowanym” związanym z transmisją
przeniesienia miĊdzy Ci i Ci+1.
JeĞli zastąpimy funkcjĊ przeniesienia kaĪdego stopnia poprzednim przeniesieniem C1, to
otrzymamy:
Na rys. 3-1-3 przedstawiono ukáad przeniesienia generatora przeniesienia z przeniesieniami równolegáymi. Jest nim ukáad scalony 74182 typu TTL.
Rys. 3-1-3 Generator przeniesienia z przeniesieniami równolegáymi
62
Sumator liczb binarnych moĪna przeksztaáciü w na sumator liczb BCD. PoniewaĪ liczba zapisana w kodzie BCD ma 4 bity, przy najwiĊkszej liczbie wynoszącej 9; a najwiĊksza czterobitowa liczba binarna jest równowaĪna liczbie dziesiĊtnej 15, to miĊdzy sumatorem binarnym a
BCD istnieje róĪnica równa 6. Gdy zatem do dodawania liczb zapisanych w kodzie BCD uĪyje siĊ sumatora liczb binarnych, to naleĪy dodaü 6 w nastĊpujących warunkach:
1. Gdy zaistnieje jakiekolwiek przeniesienie
2. Gdy suma jest wiĊksza od 9
Gdy kolejnoĞü wag jest S8, S4, S2, S1, a suma jest wiĊksza od 9, to S8S4+S8S2. JeĞli powstanie przeniesienie, to zakáadając, Īe przeniesienie to jest równe CY, trzeba w takich warunkach dodaü 6 czyli:
Cn = CY + S8S4 + S8S2
Na rys. 3-1-4 przedstawiono ukáad sumatora liczb w kodzie BCD.
Rys. 3-1-4 Sumator BCD
2. KL-26002 – moduá edukacyjny ze kombinacyjnym ukáadem logicznym (2)
63
PROCEDURA
A. Zbudowanie sumatorów poáówkowego i peánego z podstawowych bramek logicznych
podstawowych ukáadów elektrycznych), poczym zlokalizowaü blok a.
rys. 3-1-5 i schematem ukáadu sumatora poáówkowego przedstawionym na rys. 31-6. Doprowadziü do moduáu KL-26002 napiĊcie staáe +5 V z zasilacza o napiĊciu
Rys. 3-1-6 Ukáad sumatora poáówkowego
64
3. Doáączyü wejĞcia A i B odpowiednio do przeáączników danych SW0 i SW1. Doáączyü wyjĞcia F1 i F2 odpowiednio do wskaĨników stanów logicznych L1 i L2.
4. Doprowadzając kolejno, zgodnie z tablicą 3-1-1, stany logiczne do wejĞü A i B, zapisaü w tej tablicy odpowiadające im stany wyjĞciowe.
Tablica 3-1-1
rys. 3-1-7 i schematem ukáadu sumatora peánego przedstawionym na rys. 3-1-8.
65
Rys. 3-1-8 Ukáad sumatora peánego
6. Doáączyü wejĞcia A, B i C odpowiednio do przeáączników danych SW1 i SW2 i
SW3. WejĞcia A i B są wejĞciami skáadników sumy, a C jest przeniesieniem poprzednim. Doáączyü wyjĞcia F3 i F5 odpowiednio do wskaĨników stanu logicznego
L1 i L2.
7. Doprowadzając kolejno, zgodnie z tablicą 3-1-2, stany logiczne do wejĞü A, B i C,
zapisaü w tej tablicy odpowiadające im stany wyjĞciowe.
Tablica 3-1-2
B. Zbudowanie peánego sumatora 4-bitowego z ukáadem scalonym
podstawowych ukáadów elektrycznych), poczym zlokalizowaü blok b. Ukáad scalony
U5 jest peánym sumatorem czterobitowym 7483. Poáączyü wejĞcie Y5 z masą („0”)
tak, aby bramki XOR ukáadu U6, które są doáączone do Y0÷Y3 dziaáaáy jako bufory.
2. Doáączyü wejĞcia X0÷X3 (jeden skáadnik sumy) i Y0÷Y3 (drugi skáadnik sumy) odpowiednio do przeáączników danych SW0÷SW3 i SW4÷SW7. Doáączyü wyprowadzenie F1 (wyjĞcie przeniesienia) do L1 a 60-63 (suma) do L2÷L5. Doprowadziü do
66
moduáu KL-26002 napiĊcie staáe +5 V z zasilacza o napiĊciu ustawionym na staáe
znajdującego siĊ module KL-22001.
Rys. 3-1-9 Schemat montaĪowy (moduá KL-26002 blok b)
3. Doprowadzając kolejno, zgodnie z tablicą 3-1-3, stany logiczne do wejĞü Y i X, zapisaü w tej tablicy odpowiadające im stany na wyjĞciach F1 (stan w kodzie binarnym) i 6 (stan w kodzie heksadecymalnym).
67
Tablica 3-1-3
C. Zbudowanie sumatora BCD
podstawowych ukáadów elektrycznych), poczym zlokalizowaü blok b. Ukáad przedstawiony na rys. 3-1-10 pracuje jako sumator liczb w kodzie BCD.
2. Doáączyü wejĞcia X0÷X3 do SW0÷SW3, Y0÷Y3 do SW4÷SW7, a Y5 do masy („0”).
Ukáady scalone U5 i U9 są peánymi, czterobitowymi sumatorami binarnymi 7483.
Doáączyü wyjĞcia F8÷F11 ukáadu U5 do wejĞü jednego z wyĞwietlaczy cyfrowych.
Wyprowadzenia F8÷F11 powinny byü teĪ doáączone do wskaĨników logicznych
L1÷L4. Doáączyü wyjĞcia F1 i F2 odpowiednio do wskaĨników logicznych L5 i L6.
Doáączyü wyjĞcia F4÷F7 ukáadu scalonego U9 do wejĞü pozostaáego wyĞwietlacza
cyfrowego. Doáączyü teĪ wyprowadzenia F4÷F7 do L0÷L3 i F3 do L4.
68
3. Wyprowadzenia F11÷F8 są wyjĞciami sumy X0÷X3 i Y0÷Y3, podczas, gdy F1 jest
wyprowadzeniem przeniesienia. Doprowadzając kolejno, zgodnie z tablicą 3-1-4,
stany logiczne do wejĞü X0÷X3 i Y0÷Y3, zapisaü w tej tablicy odpowiadające im
stany na wyjĞciowe.
69
Tablica 3-1-4
PODSUMOWANIE
1. Sumatory moĪna podzieliü na poáówkowe i peáne.
2. Sumator liczb binarnych moĪna przeksztaáciü w sumator liczb w kodzie BCD.
3. Ukáad sumatora z przeniesieniami równolegáymi jest skomplikowany. Nie jest czĊsto stosowany chyba, Īe jest potrzebna duĪa szybkoĞü dziaáania.
70
ûwiczenie 3-2 Ukáady odejmujące poáówkowe i peáne
1. Poznanie teorii uzupeániania.
2. Budowanie ukáadów odejmujących poáówkowych i peánych.
DYSKUSJA
Ukáady odejmujące poáówkowe i peáne moĪna budowaü posáugując siĊ tablicami prawdy i wyraĪeniami boolowskimi lub teĪ mapą Karnaugha bramek logicznych. W niniejszym üwiczeniu zastosujemy teoriĊ uzupeániania do budowy ukáadów odejmujących
poáówkowego i peánego.
Odejmowanie liczb binarnych wykonuje siĊ zwykle przy uĪyciu uzupeániania do 2. Aby
uzyskaü uzupeánienie do 2, wymaga siĊ uĪycia procedury wykonywanej w dwóch krokach. W pierwszym z nich odjemnik jest poddawany inwersji, czyli operacji uzupeánienia go do 1 tj. „1” na „0”, a „0” na „1”. W drugim kroku „1” jest dodawane do najmniej
znaczącego bitu odjemnika w uzupeánieniu do 1.
W zwykáym odejmowaniu odjemnik jest bezpoĞrednio odejmowany od odjemnej, lecz
w uzupeánianiu do 2 są dodawane dwie liczby. Stąd teĪ sumator moĪe byü uĪywany
równieĪ jako ukáad odejmujący.
Przykáad
Co w uzupeánieniu do 2 jest równowaĪne operacji odejmowania liczb dziesiĊtnych 1110?
Odjemna:
11 (liczba dziesiĊtna)
= 1011 (liczba binarna)
Odjemnik:
10 (liczba dziesiĊtna)
= 1010 (liczba binarna)
= 0101 (uzupeánienie do 1)
= 0110 (uzupeánienie do 2)
71
Przy odejmowaniu z uzupeánieniem do 2 jest wytwarzane przeniesienie w postaci liczby „1”.
Poáówkowy ukáad odejmujący wykonuje zadanie odjĊcia 1 bitu w danym czasie, niezaleĪnie
od tego, czy odjemna jest wiĊksza, czy teĪ mniejsza do odjemnika. Na rys. 3-2-1 przedstawiono tablicĊ prawdy oraz schemat logiczny poáówkowego ukáadu odejmującego. „PoĪyczka”
z poprzedniego odejmowania nie jest brana pod uwagĊ.
Rys. 3-2-1 Poáówkowy ukáad odejmujący
Porównując schemat logiczny poáówkowego ukáadu odejmującego z sumatorem poáówkowym, moĪna zauwaĪyü, Īe jedyną róĪnicą jest inwerter znajdujący siĊ na wejĞciu poáówkowego ukáadu odejmującego.
Peány ukáad odejmujący musi uwzglĊdniü poĪyczkĊ lub poĪyczki z poprzednich stopni. TablicĊ prawdy i schemat logiczny tego ukáadu przedstawiono na rys. 3-2-2. Gdy C = „0”, to peány
ukáad odejmujący jest równowaĪny poáówkowemu ukáadowi odejmującemu.
72
Rys. 3-2-2 Peány ukáad odejmujący
Dysponując ukáadem sumatora czterobitowego moĪemy budowaü ukáady odejmujące czterobitowe lub dáuĪsze. Na rys. 3-2-3 przedstawiono ukáad dodający/odejmujący podwójnego
przeznaczenia. Gdy Bn-1=”0”, to są wykonywane operacje dodawania i wszystkie bramki
XOR pracują jako bufory. Gdy Bn-1=”1”, to są wykonywane operacje odejmowania i wszystkie bramki XOR pracują jako bramki NOT. Ukáady wejĞciowe Y uĪywają operacji uzupeánienia
do „1” i dodają 1 do Cin (wejĞcie przeniesienia). Z kolei stany wyjĞü Cn (przeniesienie) i Bn
(poĪyczka) są niezaleĪne od Bn-1.
Rys. 3-2-3 Ukáad dodający/odejmujący
73
PROCEDURA
A. Zbudowanie ukáadów odejmujących poáówkowego i peánego z podstawowych bramek
logicznych
podstawowych ukáadów elektrycznych), poczym zlokalizowaü blok a. Wykonaü poáączenia posáugując siĊ schematem montaĪowym przedstawionym na rys. 3-2-4.
Doprowadziü do moduáu KL-26002 napiĊcie staáe +5 V z zasilacza o napiĊciu
2. Doáączyü wejĞcia A÷C odpowiednio do przeáączników danych SW0÷SW2, wyjĞcia:
F2 do L1, F1 do L2, F3 do L3, F5 do L4. Gdy C=0, to ukáad jest poáówkowym ukáadem odejmującym z wyjĞciem poĪyczki F1 (BW1) i wyjĞciem róĪnicy F2 (DF1).
Gdy C=1, to ukáad jest peánym ukáadem odejmującym z wyjĞciem poĪyczki F3
(BW2) i wyjĞciem róĪnicy F5 (DF2).
Rys. 3-2-4 Schemat montaĪowy ukáadu odejmującego poáówkowego/peánego (moduá KL26002 blok a)
3. Doprowadzając kolejno, zgodnie z tablicą 3-2-1, do wejĞü ukáadu stany logiczne,
zapisaü w tablicy tej odpowiadające im stany na wyjĞciowe.
74
Tablica 3-2-1
B. Zbudowanie peánego 4-bitowego ukáadu odejmującego z ukáadem scalonym
podstawowych ukáadów elektrycznych), poczym zlokalizowaü blok b. Ukáad w bloku
b moduáu KL-26002 (rys. 3-2-5) jest równowaĪny ukáadowi czterobitowego ukáadu
sumatora/odejmującego przedstawionemu na rys. 3-2-6. Doprowadziü do moduáu
KL-26002 napiĊcie staáe +5 V z zasilacza o napiĊciu ustawionym na staáe znajdującego siĊ module KL-22001.
75
Rys. 3-2-6 Czterobitowy ukáad dodający/odejmujący
2. Doáączyü wejĞcia X3÷X0 do przeáączników danych SW7÷SW4, a wejĞcia Y3÷Y0 do
SW3÷SW0. Doáączyü wyjĞcia: F1 do L1, F11÷F8 do L5÷ L2. Aby wykonaü operacjĊ
odejmowania, poáączyü wejĞcie Y5 z napiĊciem +5 V („1”) (lub Cin z ukáadu U5
=1). Doprowadzając kolejno, zgodnie z tablicą 3-2-2, do wejĞü ukáadu stany logiczne, zapisaü w tablicy tej odpowiadające im stany na wyjĞciowe.
Tablica 3-2-2
PODSUMOWANIE
1. Poáówkowy ukáad odejmujący jest poáówkowym sumatorem z inwersją stanu wejĞciowego odjemnika.
DYSTRYBUCJA I SERWIS:
„NDN – Zbigniew Daniluk”
02-784 Warszawa, ul. Janowskiego 15
tel./fax (0-22) 641-15-47, 641-61-96
e-mail: [email protected]

kl210_26001_02.indd

Transkrypt

Podobne dokumenty