Pomiar - WFiIS

Pomiar charakterystyk prądowo
prądowonapięciowych tranzystora NMOS
Napisz
N
i
program w asemblerze
bl
k
kontrolera
l
picoBlaze
i Bl
wykorzystujący możliwości płyty testowej ze Spartanem‐3AN do
zbudowania prostego układu pomiarowego do automatycznego
pomiaru statycznych charakterystyk prądowo‐napięciowych
tranzystora NMOS.
Laboratorium Asemblerów, WZEW, AGH WFiIS
2013‐05‐04
Tester NMOS‐ów
1
Zasilacz
1V
D
NMOS
G
DAC
S
FPGA
danee
sterowaniee
VIN(+) ADC
VIN(−) AD0804
Przetwornik
prąd‐napięcie
przerwan
nie
dane
sterrowanie
przerwanie
p
AD7524
Płyta z S3AN
pBlaze
2013‐05‐04
Tester NMOS‐ów
2
Tranzystor 2N7000
D
G
2013‐05‐04
S
Tester NMOS‐ów
3
Tranzystor 2N7000
100 mA
3,3 V
2013‐05‐04
Tester NMOS‐ów
4
Przetwornik prąd-napięcie
Układ podnosi dostępny prąd wejściowy z 25mA (możliwości wzmacniacza
operacyjnego uA741) do 100mA (możliwości tranzystorów zastosowanych do
rozbudowy stopnia wyjściowego).
wyjściowego) Aby dostosować się do zakresu wejściowych napięć
ADC dodatkowo konieczny jest wzmacniacz odwracający i dzielnik napięcia.
2013‐05‐04
Tester NMOS‐ów
5
ADC
AD0804
Układ AD0804 jest przetwornikiem analogowo‐cyfrowym typu „z kolejnymi porównaniami”,
który używa
któ
ż
wagową drabinkę
d bi k rezystorów.
t ó
P
Przeznaczony
j t do
jest
d współpracy
ół
z
mikrokontrolerem poprzez magistralę trójstanową.
Technologia
CMOS
Liczba bitów
8
Logika kolejno steruje analogowe klucze aż do chwili gdy napięcie różnicowe zrówna się z
napięciem wyprowadzonym z ciągu rezystorów włączonych do napięcia referencyjnego.
Najpierw testowany jest najbardziej znaczący bit i po ośmiu porównaniach (64 okresy
zegara) ośmio bitowy kod binarny jest przesyłany do wyjściowych zatrzasków.
Zbocze opadające sygnału wejściowego WR kasuje wewnętrzne zatrzaski stanowiące
pamięć kolejnych prównań i rejestr przesuwny, oraz wyjściowy sygnał INTR jest ustawiany
w stan wysoki.
wysoki Dopóki oba sygnały CS i WR są w stanie niskim cały układ pozostaje w stanie
kasowania. Szerokość niskiego stanu sygnału WR musi być większa niż tWWR=100ns.
Przetwarzanie rozpoczyna się po upływie 1 do 8 okresów zegara Tclk po narastającym
zboczu sygnału
yg
WR ((lub CS).
) Przetwarzanie trwa Tc=N·Tclk. Po jjego
g zakończeniu sygnał
yg
INTA przechodzi w stan niski i może służyć do generacji przerwania kontrolera. Od tej chwili
wynik przetwarzania jest dostępny w zatrzaskach wyjściowych. Udostępnienie go na
magistrali wymaga podania niskiego sygnału RD, który powoduje aktywację magistrali ze
stanu wysokiej impedancji i zakończenie sygnału sygnału INTR.
INTR Czas dostępu wynosi
typowo tACC=125ns.
2013‐05‐04
Tester NMOS‐ów
6
ADC AD0804
CS
WR
Wewnętrzny stan
przetwarzania
tWI
tWWR od 1 do 8 Tclk
Przetwarzanie
Wynik gotowy w
zatrzasku wyjściowym
T
c
INTR
tVI
tRI
RD
t1H, t0H
DB0 ÷ DB7
tACC
2013‐05‐04
Tester NMOS‐ów
Dane
stabilne
7
ADC AD0804
Parametr
Warunki
Min
Typ
Max
Jedn.
Okres zegara Tclk
VDD=+5V
1 255
1,255
1 5625
1,5625
10
µs
Liczba okresów zegara na jedno
przetwarzanie N
Szerokość sygnału WR tWWR
Czas dostępu tACC
62
CS=0
100
CL=100pF
Opóźnienie od zbocza
opadajacego
d j
d
do deaktywacji
d kt
ji INTR
tRI, tWI
Przywrócenie stanu wysokiej
impedancji t1H, t0H
2013‐05‐04
73
CL=10pF,
RL=10kΩ
Tester NMOS‐ów
ns
135
200
ns
300
450
ns
125
250
ns
8
Podzielnik zegara
Za pomocą płyty FPGA‐S3AN można wygenerować sygnał zegarowy o częstotliwości
niższej od 50MHz ale wyższej od 98kHz. Odbywa się to za pomocą prostego dzielnika
częstotliwości programowanego na porcie $21. Okres tak otrzymanego zegara wynosi:
TgenClk = 20ns · 2 · (N+1)
Gdzie N jest wartością wysłaną na port $21.
Sygnał ten jest dostępny na złączu J15 pin 29 (AA10)
(AA10).
2013‐05‐04
Tester NMOS‐ów
9
Wyjściowy port ogólny
Jest to port o numerze $22 przeznaczony do generacji sygnałów wyboru układu CS,
zapisu WR, odczytu RD i innych potrzebnych do współpracy z zewnętrznymi układami.
Jest on dostępny na złączu J15:
7
6
14 (AB6)
10 (AA4)
2013‐05‐04
5
6 (AA3)
4
5 (AB2)
3
9 (AB3)
Tester NMOS‐ów
2
13 (AA6)
1
21 (Y7)
0
25 (AA8)
10
Zewnętrzne przerwania
Dostępne są dwie linie przeznaczone do zgłaszania przerwań. Są one maskowane
rozbudowanym portem E0 (tak jak inne, wewnętrzne źródła przerwań):
7
6
5
4
3
2
1
0
int_i2c
ext_int[0]
int_counter
ext_int[1]
int_uart
1’b0
int_ps2
int_button
Wejścia przerwań zewnętrznych są dostępne na złączu J16 w pozycjach:
ext int[0]
ext_int[0]
5 (A4)
ext_int[1]
6 (B4)
2013‐05‐04
Tester NMOS‐ów
11
DAC AD7524
2013‐05‐04
Tester NMOS‐ów
12
Literatura:
‰K. Świentek,, „Projekt
„ j
laboratoryjny
yj y z mikroprocesorem
p
PicoBlaze”,,
http://orion.fis.agh.edu.pl/~swientek/asm/projekt_lab_picoblaze‐notes.pdf
‰Spartan‐3A/3AN FPGA Starter Kit Board User Guide, UG334, Chapter 9. Analog
p
Circuit,, Chapter
p 10. Digital‐to‐Analog
g
g Converter (DAC),
(
),
Capture
http://www.xilinx.com/support/documentation/boards_and_kits/ug334.pdf
‰Binary to BCD Converter,
p //p p
/
y /
/
/
y_to_BCD_Converter.pdf
p
http://people.ee.duke.edu/~dwyer/courses/ece52/Binary
‰LTC6912 Dual Programmable Gain Amplifiers with Serial Digital Interface,
http://cds.linear.com/docs/Datasheet/6912fa.pdf
‰LTC1407‐1/LTC1407A‐1,
‰LTC1407
1/LTC1407A 1 Serial
S i l 12
12‐Bit/14‐Bit,
Bit/14 Bit 3M
3Msps Simultaneous
Si lt
SSampling
li ADCs
ADC with
ith
Shutdown, http://cds.linear.com/docs/Datasheet/14071fb.pdf
‰Linear Technology, „Quad 16‐Bit Rail‐to‐Rail DACs, LTC2604/LTC2614/LTC2624”,
htt //f t t ftj h d l/~ k
http://fatcat.ftj.agh.edu.pl/~skoczen/asm/pdf2/LTC_2624.pdf
/
/ df2/LTC 2624 df
2013‐05‐04
Tester NMOS‐ów
13