załącznik nr 1.1: Opis przedmiotu zamówienia

Znak sprawy: RA-TL-Z-32/2015
załącznik nr 1.1 do SIWZ
Opis przedmiotu zamówienia – CZĘŚĆ 1
Stanowiska do badań algorytmów sterowania interfejsów energoelektronicznych zasobników
energii bazujących na układach programowalnych FPGA.
Stanowiska laboratoryjne mają służyć do implementacji algorytmów sterowania interfejsów
energoelektronicznych zasobników energii.
Poz. 1. Zaawansowany system ewaluacyjny z układem FPGA umożliwiającym częściową
rekonfigurację
System służyć ma do prototypowania zaawansowanych modeli układów cyfrowych zorientowanych
na dynamiczną oraz statyczną częściową rekonfigurację. Matryca układu programowalnego FPGA ma
posiadać minimum 35 tys. bloków logicznych CLB oraz minimum 37 Mb konfigurowalnej pamięci
RAM w blokach typu BRAM.
Zamówienie obejmuje dostarczenie 2 sztuk, o parametrach nie gorszych niż:
Układ FPGA:
Liczba komórek logicznych
Liczba bloków logicznych CLB
Liczba elementów logicznych typu Slice
Całkowita liczba konfigurowalnej pamięci RAM
Możliwość częściowej rekonfiguracji
Zintegrowane złącza i urządzenia peryferyjne:
Złącze typu Ethernet
Złącze pamięci
Złącze graficzne
Oscylator (generator sygnału zegarowego)
Typ złącza graficznego
Liczba zadajników wejściowych
(przełączników)
Liczba wyjść typu LED
Wyświetlacz
Dodatkowe akcesoria:
Zasilacz
450.000 – 500.000
Min. 35.000
Min. 70.000
Min. 37.000 Kb (37 Mb)
Pełna (statyczna oraz dynamiczna)
10/100/1000 PHY
DDR3 (1 GB)
PCI Express
Min. 200 MHz
HDMI
Min. 8
Min. 8
Typu LCD
Kompatybilny (umożliwiający pracę) z
systemem
Poz. 2. Zaawansowany zintegrowany system cyfrowy z układem FPGA wspomagający obsługę
interfejsów sieciowych
System służyć ma do prototypowania modeli układów cyfrowych wykorzystujących zaawansowane
interfejsy sieciowe. Matryca układu programowalnego FPGA ma posiadać minimum 50 tys. bloków
logicznych CLB oraz minimum 50 Mb konfigurowalnej pamięci RAM w blokach typu BRAM.
Projekt współfinansowany przez Unię Europejską ze środków Europejskiego Funduszu Rozwoju Regionalnego w ramach
Programu Infrastruktura i Środowisko
Tytuł Projektu: „Przebudowa budynku dydaktycznego Wydziału Elektrotechniki, Informatyki i Telekomunikacji Uniwersytetu
Zielonogórskiego”
Projekt realizowany w ramach XIII Osi Priorytetowej PO IiŚ – Działanie 13.1. ,,Infrastruktura szkolnictwa wyższego”
Strona 1 z 5
Znak sprawy: RA-TL-Z-32/2015
załącznik nr 1.1 do SIWZ
Zamówienie obejmuje dostarczenie 2 sztuk o parametrach nie gorszych niż:
Układ FPGA:
Liczba komórek logicznych
Liczba bloków logicznych CLB
Liczba elementów logicznych typu Slice
Całkowita liczba konfigurowalnej pamięci RAM
Zintegrowane złącza i urządzenia peryferyjne:
Złącza
Złącze pamięci
Złącze graficzne
Dodatkowe akcesoria:
Zasilacz
690.000-750.000
Min. 50.000
Min. 100.000
Min. 50.000 Kb (50 Mb)
Min. 4 typu SFP (Ethernet)
Min. 1 typu QTH
Min. 2 typu SATA
Min. 2 typu DDR3
PCI Express
Kompatybilny (umożliwiający pracę) z
systemem
Poz. 3. Zintegrowany system cyfrowy z układem FPGA z rozszerzoną liczbą przełączników oraz
wyjść typu LED dla odbiorców akademickich (wersja edukacyjna, EDU)
System służyć ma do prototypowania podstawowych algorytmów sterowania współbieżnego, zgodnie
z poniższą specyfikacją. Matryca układu programowalnego FPGA ma posiadać od 7 do 8 tys. bloków
logicznych CLB oraz minimum 4 tys. Kb konfigurowalnej pamięci RAM w blokach typu BRAM. Ze
względu na przeznaczenie (prototypowanie podstawowych algorytmów sterowania), zintegrowany
system ma posiadać co najmniej 16 zadajników wejściowych (przełączników), złącze typu VGA, co
najmniej 2 wyświetlacze 7-segmentowe oraz co najmniej 16 wyjść typu LED. Dodatkowo, z
systemem dołączona ma być karta typu microSD.
Zamówienie obejmuje dostarczenie 5 sztuk o parametrach nie gorszych niż:
Układ FPGA:
Liczba komórek logicznych
Liczba bloków logicznych CLB
Liczba elementów logicznych typu Slice
Typ komórek logicznych Slice
Całkowita liczba konfigurowalnej pamięci RAM
Zintegrowane urządzenia peryferyjne:
Liczba zadajników wejściowych
(przełączników)
Liczba wyjść typu LED
100.000-150.000
7.000-8.000
14.000-16.000
6-wejściowe elementy logiczne LUT
8 przerzutników typu Flip-Flop
Min. 4.000 Kb
Min. 16
Min. 16
Projekt współfinansowany przez Unię Europejską ze środków Europejskiego Funduszu Rozwoju Regionalnego w ramach
Programu Infrastruktura i Środowisko
Tytuł Projektu: „Przebudowa budynku dydaktycznego Wydziału Elektrotechniki, Informatyki i Telekomunikacji Uniwersytetu
Zielonogórskiego”
Projekt realizowany w ramach XIII Osi Priorytetowej PO IiŚ – Działanie 13.1. ,,Infrastruktura szkolnictwa wyższego”
Strona 2 z 5
Znak sprawy: RA-TL-Z-32/2015
Wyświetlacze 7-segmentowe
Typ złącza graficznego
Dodatkowe akcesoria:
Karta typu microSD
Zasilacz
załącznik nr 1.1 do SIWZ
Min. 2
VGA (12 bitowe)
Pojemność min. 8 GB, klasa min. 10,
kompatybilna
z SDHC v2.0, kompatybilna z systemem
Kompatybilny (umożliwiający pracę) z
systemem
Informacje dodatkowe:
Wersja
Edukacyjna (EDU), dla odbiorców
akademickich
Poz. 4. Zintegrowany system cyfrowy z układem programowalnym FPGA wspomagający
obsługę interfejsów audio/wideo
System służyć ma do prototypowania zaawansowanych algorytmów wykorzystujących interfejsy
audio/wideo, zgodnie z poniższą specyfikacją. Matryca układu programowalnego FPGA ma posiadać
od 15 do 20 tys. bloków logicznych CLB oraz minimum 13 tys. Kb (13 Mb) konfigurowalnej pamięci
RAM w blokach typu BRAM. Zintegrowany system ma posiadać co najmniej 8 zadajników
wejściowych (przełączników), złącze typu HDMI, złącze audio (3.5mm) oraz co najmniej 8 wyjść
typu LED.
Zamówienie obejmuje dostarczenie 5 sztuk o parametrach nie gorszych niż:
Układ FPGA:
Liczba komórek logicznych
Liczba bloków logicznych CLB
Liczba elementów logicznych typu Slice
Typ komórek logicznych Slice
Całkowita liczba konfigurowalnej pamięci RAM
Zintegrowane urządzenia peryferyjne:
Typ złącza graficznego (wideo)
Typ złącza audio
Liczba zadajników wejściowych
(przełączników)
Liczba wyjść typu LED
Dodatkowe akcesoria:
Zasilacz
200.000-250.000
15.000-20.000
30.000-40.000
6-wejściowe elementy logiczne LUT
8 przerzutników typu Flip-Flop
Min.13 Mb (13.000 Kb)
HDMI
3.5mm (typu jack)
Min. 8
Min. 8
Kompatybilny (umożliwiający pracę) z
systemem
Informacje dodatkowe:
Wersja
Edukacyjna (EDU), dla odbiorców
akademickich
Projekt współfinansowany przez Unię Europejską ze środków Europejskiego Funduszu Rozwoju Regionalnego w ramach
Programu Infrastruktura i Środowisko
Tytuł Projektu: „Przebudowa budynku dydaktycznego Wydziału Elektrotechniki, Informatyki i Telekomunikacji Uniwersytetu
Zielonogórskiego”
Projekt realizowany w ramach XIII Osi Priorytetowej PO IiŚ – Działanie 13.1. ,,Infrastruktura szkolnictwa wyższego”
Strona 3 z 5
Znak sprawy: RA-TL-Z-32/2015
załącznik nr 1.1 do SIWZ
Poz. 5. Zintegrowany system cyfrowy z układem programowalnym FPGA zawierający
zaawansowane funkcje interfejsu dla odbiorców akademickich (wersja edukacyjna, EDU)
System służyć ma do prototypowania układów wykorzystujących zaawansowane funkcje interfejsu
typu klawiatura numeryczna, panel dotykowy LCD, zgodnie z poniższą specyfikacją. Matryca układu
programowalnego FPGA ma posiadać min. 3 tys. bloków logicznych CLB oraz minimum 2 tys. Kb (2
Mb) konfigurowalnej pamięci RAM w blokach typu BRAM. Zintegrowany system ma posiadać ekran
dotykowy,
klawiaturę
numeryczną
dla
wartości
heksadecymalnych,
wyświetlacze
siedmiosegmentowe, zadajniki wejściowe (przełączniki), złącze typu HDMI oraz wyjścia typu LED.
Zamówienie obejmuje dostarczenie 5 sztuk o parametrach nie gorszych niż:
Układ FPGA:
Liczba komórek logicznych
Liczba bloków logicznych CLB
Liczba elementów logicznych typu Slice
Typ komórek logicznych Slice
Całkowita liczba konfigurowalnej pamięci RAM
Zintegrowane urządzenia peryferyjne:
Ekran dotykowy
Klawiatura numeryczna
Wyświetlacz siedmiosegmentowy
(dwuliczbowy)
Złącze typu Ethernet
Typ złącza graficznego (wideo)
Liczba zadajników wejściowych
(przełączników)
Liczba wyjść typu LED
Dodatkowe akcesoria:
Zasilacz
Min. 40.000
Min. 3.000
Min. 6.000
6-wejściowe elementy logiczne LUT
8 przerzutników typu Flip-Flop
Min.2 Mb (2.000 Kb)
Min. 4.3", LCD
Obsługująca wartości heksadecymalne (0-F)
Min. 3
10/100 PHY
HDMI, VGA
Min. 8
Min. 14
Kompatybilny (umożliwiający pracę) z
systemem
Poz. 6. Zestaw uruchomieniowy typu programmable system-on-a-chip (SoC)
Zestaw służyć ma do modelowania zaawansowanych systemów zintegrowanych typu programmable
system-on-a-chip (SoC), zgodnie z poniższą specyfikacją. Zintegrowany system ma zawierać procesor
(typu dual-core) oraz programowalną matrycę logiczną wraz z niezbędnymi akcesoriami (karta SD,
zasilacz).
Zamówienie obejmuje dostarczenie 5 sztuk o parametrach nie gorszych niż:
System zintegrowany:
Procesor typu dual-core
Projekt współfinansowany przez Unię Europejską ze środków Europejskiego Funduszu Rozwoju Regionalnego w ramach
Programu Infrastruktura i Środowisko
Tytuł Projektu: „Przebudowa budynku dydaktycznego Wydziału Elektrotechniki, Informatyki i Telekomunikacji Uniwersytetu
Zielonogórskiego”
Projekt realizowany w ramach XIII Osi Priorytetowej PO IiŚ – Działanie 13.1. ,,Infrastruktura szkolnictwa wyższego”
Strona 4 z 5
Znak sprawy: RA-TL-Z-32/2015
załącznik nr 1.1 do SIWZ
Programowalna matryca logiczna
Zintegrowane urządzenia peryferyjne:
Typ złącza graficznego (wideo)
HDMI, VGA
Dodatkowe akcesoria:
Karta typu SD
Zasilacz
Informacje dodatkowe:
Wersja
Pojemność min. 4 GB, kompatybilna z systemem
Kompatybilny (umożliwiający pracę) z systemem
Edukacyjna (EDU), dla odbiorców akademickich
Poz. 7. Programator układów programowalnych FPGA USB-JTAG
Programator służyć ma do konfigurowania oraz analizy układów programowalnych FPGA za pomocą
złącza JTAG. Komunikacja z komputerem odbywać się ma poprzez złącze USB.
Zamówienie obejmuje dostarczenie 10 sztuk o parametrach nie gorszych niż:
Programator układów programowalnych FPGA:
Przeznaczenie programatora
Programowanie oraz analiza układów FPGA
Komunikacja z komputerem
Złącze USB
Rodzaj złącza
IDC14, JTAG, USB B micro
Informacje dodatkowe:
Wersja
Edukacyjna (EDU), dla odbiorców akademickich
Poz. 8. Zaawansowany programator układów programowalnych FPGA
Programator służyć ma do konfigurowania oraz analizy układów programowalnych (CPLD, FPGA,
PROM) za pomocą złącza JTAG. Komunikacja z komputerem odbywać się ma poprzez złącze USB.
Zamówienie obejmuje dostarczenie 5 sztuk o parametrach nie gorszych niż:
Programator układów programowalnych FPGA:
Programowanie oraz analiza układów FPGA, CPLD,
Przeznaczenie programatora
PROM
Komunikacja z komputerem
Złącze USB
Rodzaj złącza
IDC14, JTAG
Napięcie interfejsu
5V (TTL), 3.3V (LVCMOS), 2.5V, 1.8V, 1.5V
System operacyjny
Microsoft Windows, Linux Red Hat/SUSE
Wspierany standard
IEEE 1149.1, SPI, USB 2.0
Wbudowana sygnalizacja statusu programowania układu cyfrowego
Projekt współfinansowany przez Unię Europejską ze środków Europejskiego Funduszu Rozwoju Regionalnego w ramach
Programu Infrastruktura i Środowisko
Tytuł Projektu: „Przebudowa budynku dydaktycznego Wydziału Elektrotechniki, Informatyki i Telekomunikacji Uniwersytetu
Zielonogórskiego”
Projekt realizowany w ramach XIII Osi Priorytetowej PO IiŚ – Działanie 13.1. ,,Infrastruktura szkolnictwa wyższego”
Strona 5 z 5