Straty mocy w cyfrowych układach VLSI

Transkrypt

2016-10-07
Projektowanie
energooszczędnych
systemów wbudowanych
dr inż. Ireneusz Brzozowski
C-3, p. 512
WIET
KATEDRA ELEKTRONIKI
Elektronika i Telekomunikacja, Systemy Wbudowane
www.agh.edu.pl
Projektowanie energooszczędnych systemów wbudowanych
Straty mocy
w cyfrowych układach VLSI
 Wstęp
 Rodzaje i przyczyny strat energii w układach CMOS
 Straty dynamiczne
 Straty statyczne
 Modelowanie strat energii
 Aktywność przełączeniowa
 Sposób sterowania bramki
 Modelowanie strat quasi-zwarciowych
EiT 2016/17
2
1
2016-10-07
Rodzaje strat mocy w CMOS
STRATY MOCY
w cyfrowym układzie
CMOS
STATYCZNE
DYNAMICZNE
bramkowe
pojemnościowe
złączowe
• tunelowanie
• iniekcja „gorących”
nośników
quasi-zwarciowe
kanałowe
• upływność złącza
spolaryzowanego
zaporowo
• prąd podprogowy
• przebicie skrośne
zubożonego kanału
• upływność dredowa
indukowana przez bramkę
PESW: Straty mocy w cyfrowych układach VLSI
EiT 2016/17
3
Przyczyny strat mocy w CMOS
Vdd
DYNAMICZNE STRATY MOCY
w cyfrowym układzie CMOS
Pdyn = Pd_cap + Pd_q-s
CGSp
CDBp
VIN
CGDp
input
• pojemności połączeń
• pojemności wejściowe
(bramkowe CGS i CDS)
EiT 2016/17
CLext
CDBn
• wewnętrznych pojemności CLint
• pojemności obciążenia CLext
pojemności złączowe:
CDB i CSB
CLint
CGSn
przeładowanie w bramce:
Pd_cap = (CLint + CLext ) f Vdd2
VOUT
output
CGDn
Vss
V, I
quasi zwarciowa ścieżka
prądowa w bramce
Pd_q-s ~ (tr , tf )
VOUT
Idd_q-s V
IN
t
static CMOS inverter
4
2
2016-10-07
DYNAMICZNE STRATY MOCY
w cyfrowym układzie CMOS
Zbocze narastające na wyjściu:
• energia pobrana z zasilani:
E  C LVdd2
• energia zachowana w poj. CL:
bramka CMOS
Vdd
1
EC  CLVdd2
2
PUN
sieć PMOS
we1
we2
weN
• energia stracona w tr. PMOS:
E=EC+ERP
WY
EQ-S
1
ERP  CLVdd2
2
• energia quasi-zwarcia:
PDN ERN=EC
EQ-S ~ (tr , tf )
CL
sieć NMOS
Zbocze opadające na wyjściu:
• energia stracona w tr. NMOS:
1
ERN  CLVdd2
2
EiT 2016/17
5
STATYCZNE STRATY MOCY
a stan pracy tranzystorów
 Kanał odcięty (tr. wyłączony)





reverse-bias p-n junction leakage I1
subthreshold leakage I2
gate oxide tunneling current I3
GIDL (gate induced drain leakage) I5
channel punchthrough current I6
źródło: K. Roy et al. „Leakage Current Mechanisms and Leakage
Reduction Techniques in Deep-Submicrometer CMOS
Circuits”, Proc. of IEEE, vol. 91, no. 2, 2003, pp. 305-327
 Kanał przewodzący (tr. włączony)
 gate oxide tunneling current I3
 reverse-bias p-n junction leakage I1
 Tranzystor jest przełączany
 gate current due to hot-carrier
injection I4
EiT 2016/17
WNIOSEK: statyczne straty mocy
zależą od stanu pracy tranzystorów,
czyli od stanu logicznego bramki
6
3
2016-10-07
Modelowanie dynamicznych strat energii
straty pojemnościowe Pd_cap
 Model tradycyjny
Vdd
wejście
wyjście
CL
CIN
średni pobór mocy dynamicznej poj.:
Pd _ cap  CLVdd2 f
EiT 2016/17
PESW: Modelowanie strat mocy w cyfrowych układach VLSI
7
aktywność przełączeniowa
 Model tradycyjny bramek wielowejściowych
Pd _ cap  CLVdd2 f
C
B
A
Aktywność przełączeniowa węzła
(ang. switching activity)
określa, jak często zmienia się stan
logiczny w danym węźle układu.
(tu na wyjściu bramki)
EiT 2016/17
8
4
2016-10-07
Aktywność przełączeniowa to:
 Prawdopodobieństwo określające możliwość zmiany
stanu na wyjściu bramki w czasie jednego okresu zegara
 Prawdopodobieństwo przełączenia pt - wartość
oczekiwana liczby przełączeń węzła w okresie zegara
 Średnia liczba przełączeń węzła w czasie jednego okresu
zegara
EiT 2016/17
9
Średni pobór mocy dynamicznej bramek wielowejściowych:
1
Pd _ cap  CL Vdd2 f pt
2
(1  0)  (0  1)
pt - prawdopodobieństwo przełączenia węzła
pt ( x)  2 ps ( x) ps ( x )  2 ps ( x)(1  ps ( x))
ps - prawdopodobieństwo sygnału (ang. signal probability),
które jest definiowane jako prawdopodobieństwo tego, że
sygnał logiczny przyjmuje wartość jeden
EiT 2016/17
10
5
2016-10-07
prawdopodobieństwo sygnału
Prawdopodobieństwo sygnału dla bramek:
bramka NOT :
ps (o)  1  ps (i )
bramka AND :
ps (o ) 
 p (i)
s
iW EJ
bramka OR :
ps ( o )  1 
 (1  p (i))
s
iW EJ
gdzie: ps(i) – prawdopodobieństwo sygnału (jedynki) na wejściu bramki
ps(o) – prawdopodobieństwo sygnału (jedynki) na wyjściu bramki
Jak policzyć ps(o) dla bramki NAND?
EiT 2016/17
11
Iloczyn współczynnika aktywności przełączeniowej
i pojemności węzła nazywany jest:
pojemnością efektywną CLeff
wtedy straty dynamiczne można opisać przez:
1
Pd _ cap  CLeff Vdd2 f
2
EiT 2016/17
12
6
2016-10-07
sposób sterowania bramki
 Nowy model – motywacja
Vdd
Vdd
0
I1(Vdd)
01
(1)
10
B
1
(2)
10
A
1
I2(Vdd)
01
(1)
B
(2)
1 0
A
CInA_2
CInA_1
I1(Vdd) = I2(Vdd)
CInA_1 = CInA_2
 układ scalony w technologii AMIS CMOS 0.7m C07-MD
 pomiary w KE AGH
EiT 2016/17
13
 Nowy model – motywacja
Vdds
CGSp
CPwA
CGSp
CPwB
wej. B
wej. A
CGDp
Cmetal
CDBp
CDBp
CGDp
CGDn
CDBn
wyjście
Cmetal
wej. B
CPsB
wej. A
CPsA
EiT 2016/17
CGSn
CSBn
CGDn
CDBn
Cmetal
CGSn
W trakcie zmian sygnałów
wejściowych następuje
przełączenie tranzystorów i
rekonfiguracja sieci pojemności
wewnętrznych bramek.
14
7
2016-10-07
 Nowy model – definicja
Vdd
we_C
we_B
we_A
C
B
A
CInC
CInB
wyj.
CLint
CInA
pojemność ekwiwalentna
Cequ _ X
1

Vdd
T
2
i
X
(t )dt
T 2
X – końcówka bramki, przez którą przepływa prąd iX,
T – okres pomiędzy kolejnymi zmianami wektorów wejściowych
EiT 2016/17
15
 Nowy model – sposób sterowania bramki
Liczba sposobów sterowania n-wejściowej bramki:
EiT 2016/17
N dw  2 2 n  2 n  1
16
8
2016-10-07
 Nowy model – sposób sterowania bramki
Prawdopodobieństwo sposobu sterowania to
prawdopodobieństwo wystąpienia określonego sposobu
sterowania bramką w odniesieniu do wejść układu.
Będzie obliczane jako liczba wystąpień danego sposobu
sterowania dzielona przez sumę wszystkich zmian
wektorów wejściowych układu logicznego.
EiT 2016/17
17
 Model energetyczny statycznej bramki CMOS
CT _ equ _ X ( g )   cequ _ X (dwg )  p(dwg )
dwg
cequ_X (dwg) – cząstkowa, ekwiwalentna pojemność bramki g
związana z końcówką X dla sposobu sterowania dw
EiT 2016/17
18
9
2016-10-07
 Model energetyczny sieci logicznej
g1
B
A
1
Wejścia do układu
2
3
CLint_tot (g1)
CCON(j)
„j”
g2
C
B
A
„j+1”
CInA_tot (g2)
g3
„j+2”
CInA_tot (g3)
m
EiT 2016/17
19
ocena parametrów energetycznych bramek
Wyznaczanie pojemności ekwiwalentnej dla nowego
modelu wymaga:
 pomiar prądu średniego,
 wszystkie możliwe zmiany wektorów
wejściowych,
 tylko straty pojemnościowe bez
statycznych i quasi-zwarciowych.
EiT 2016/17
20
10
2016-10-07
 Bramki CMOS
technologia: AustriaMicroSystems 0,35μm CMOS C35B3C0
typ
NAND
NOR
NOT
tranzystora
2-wejścia 3-wejścia 4-wejścia 2-wejścia 3-wejścia 4-wejścia
P
1,5/0,35 0,85/0,35 0,65/0,35 0,55/0,35 3,2/0,35 4,95/0,35 6,8/0,35
N
0,4/0,35 0,4/0,35 0,4/0,35 0,4/0,35 0,4/0,35 0,4/0,35 0,4/0,35
wymiary tranzystorów W/L [μm]
EiT 2016/17
21
 Wyniki (AMS 0,35μm CMOS C35B3C0)
Sposób sterowania
NOT
nr
[weA]
wyj.
CLint
CIn
1
0,054
4,860


2
5,108
0


Sposób sterowania
2-wej NAND
2-wej. NOR
nr [weA, weB] wyj. CLint CIn_A CIn_B wyj. CLint CIn_A
1
1
-2,136
0 3,002 
0,684
0
0
1
2
2,387
0
0 
6,682
0
0
1
3
-2,131 3,521
0 
1,482 6,263
0
1
4
2,140
0
0 
9,230
0
0
5
-0,083 0,183 4,093 0
-1,205 -0,267
1

6
4,930 -0,183
0 0
2,026 0,486
1

7
-0,072 3,872 0,944 0
-3,622 5,644
1

8
5,558
0 -0,939 0
3,801
0
1

1
9
0,280 3,690
0 0
-0,495 6,168

10
1
0,539
0 3,156 0
3,046
0

11
-1,847 3,651 3,929 
-2,302 5,743


12
7,230
0
0  10,858
0


C Lx 
I dd _ av
f  Vdd
Idd_av – średni prąd
przepływający przez
końcówkę x bramki
CIn_B
6,631
0
0
0
3,572
0
-0,341
0,299
0
3,666
6,294
0
pojemność ekwiwalentna [fF]
EiT 2016/17
22
11
2016-10-07
 Komentarz – ujemne wartości pojemności ekwiwalentnej
Idd_NAND
ład.
CGSpA
+
rozład.
CGDpA
Idd_NOT
–
na wej. A zbocze:
opadające
narastające
PMOSB
–
PMOSA
Vdd
CDBpA
+
na wej. B stan „0”
„1”
NMOSB
wej. A
ład.
CGDnA
+
CDBnA
–
+
–
CGSnA
+
NMOSA
rozład.
–
Rozpływ prądów w bramce NAND w przypadku sterowania (A=, B=0)
i (A=, B=0) – ujemna wewnętrzna pojemność obciążenia
EiT 2016/17
23
straty quasi-zwarciowe Pd_q-s
Podczas przełączania bramki możliwy jest przepływ
prądu quasi-zwarciowego z zasilania do masy, jeśli
napięcie wejściowe jest wolnozmienne
VIN, VoUT
Idd
Idd
Idd_MAX
VOUT
VIN
Vdd–|VTP|
VTN
t
EiT 2016/17
24
12
2016-10-07
Modelowanie Pd_q-s
Vdd
Vdd - |VTP|
VTN
Idd
1
Pd _ q s  aSW  (t2  t1 )  I dd _ MAX Vdd  f clock
2
EiT 2016/17
25
Vdd
Idd
slow input ramp
linear
Vin
Vdd
Vdd - |VTP|
VTN
in
out
CL
1
Vout, Idd
Vdd
Vdd - |VTP|
Idd
t
VTN
off
off
EiT 2016/17
Vout
t
1
26
13
2016-10-07
Vdd
Idd
slow input ramp
linear
Vin
Vdd
Vdd - |VTP|
VTN
in
1
IQ-S
out
CL
2
Vout, Idd
Vdd
Vdd - |VTP|
Vout
Idd
t
VTN
t
saturation
2
EiT 2016/17
27
Vdd
Idd
slow input ramp
saturation
linear
Vin
Vdd
Vdd - |VTP|
in
3
VTN
1
2
IQ-S
out
CL
Vout, Idd
Vdd
Vdd - |VTP|
Idd
t
VTN
saturation
saturation
EiT 2016/17
Vout
t
3
28
14
2016-10-07
Vdd
Idd
slow input ramp
saturation
Vin
Vdd
Vdd - |VTP|
in
4
IQ-S
3
VTN
1
out
CL
2
Vout, Idd
Vdd
Vdd - |VTP|
Vout
Idd
t
VTN
t
linear
4
EiT 2016/17
29
Vdd
Idd
slow input ramp
linear
off
Vin
Vdd
Vdd - |VTP|
5
in
4
out
3
VTN
1
2
CL
Vout, Idd
Vdd
Vdd - |VTP|
Idd
t
VTN
linear
off
EiT 2016/17
Vout
t
5
30
15
2016-10-07
Vdd
Idd
fast input ramp
linear
off
Vin
Vdd
Vdd - |VTP|
in
Ccoupling
out
Vout, Idd
Vdd
Vdd - |VTP|
Vout
CL
VTN
t
1
VTN
t
1
off
linear
EiT 2016/17
31
Vdd
Idd
fast input ramp
Vin
Vdd
Vdd - |VTP|
in
2
VTN
1
Ccoupling
overshoot
out
Vout, Idd
Vdd
Vdd - |VTP|
Vout
CL
t
VTN
t
2
NO Quasi-Short Current
EiT 2016/17
32
16
2016-10-07
Vdd
Idd
fast input ramp
linear
off
Vin
Vdd
Vdd - |VTP|
3
in
Ccoupling
out
2
VTN
1
Vout, Idd
Vdd
Vdd - |VTP|
Vout
CL
t
VTN
off
linear
t
3
NO Quasi-Short Current
EiT 2016/17
33
Straty quasi-zwarciowe w buforze
H J M Veendrick „Short-Circuit Dissipation of Static CMOS Circuitry and Its Impact on the Design of Buffer Circuits”,
IEEE Journal of Solid-State Circuits, Vol. S.C.-19, No 4, 1984
EiT 2016/17
34
17
2016-10-07
wpływ kształtu napięcia wejściowego na straty quasi-zwarciowe
Czy quasi-zwarciowe straty w inwerterze CMOS będą
takie same w obu przypadkach?
Vdd
"Q-S"
Vdd
IQ-S
"C"
OUT
IN
IQ-S
OUT
IN
tr
tr
PQ-S = f(VIN_C )
PQ-S = f(VIN_Q-S )
EiT 2016/17
35
sygnały wejściowe:
„pojemnościowy”
„quasi-zwariowy”
5.0V
VIN
"C"
"Q-S"
2.5V
588ps
588ps
0V
Idd150uA
V(21)
100uA
50uA
0A
SEL>>
-50uA
EiT 2016/17
105.0ns
I(VzasN2)
106.0ns
107.0ns
108.0ns
108.8ns
Time
36
18
2016-10-07
Wyniki
NOT2 supply current for standard measurement of time from 10% to 90% of supply voltage
Rising
Falling
Input
Edge Idd_C [A]
5.29
5.29
5.29
5.29
5.29
1.26
1.26
1.26
1.26
1.26
tf, tr [ps]
277
369
460
641
823
285
372
458
631
806
QUASI-SHORT
Idd [A] Idd_QS [A]
5.75
0.46
6.00
0.72
6.27
0.98
6.81
1.52
7.35
2.07
1.40
0.14
1.55
0.30
1.75
0.50
2.19
0.94
2.67
1.41
CAPACITIVE
5.83
0.55
6.19
0.90
6.57
1.28
7.37
2.08
8.19
2.90
1.45
0.19
1.66
0.40
1.91
0.66
2.49
1.23
3.12
1.86
LINEAR
5.98
0.69
6.38
1.10
6.80
1.51
7.66
2.38
8.55
3.27
1.59
0.34
1.88
0.62
2.19
0.94
3.00
1.74
3.66
2.41
Q-S
100%
100%
100%
100%
100%
100%
100%
100%
100%
100%
comparison
C
118%
126%
130%
137%
140%
137%
135%
132%
131%
132%
LIN
151%
153%
154%
156%
158%
243%
209%
189%
186%
171%
NOT2 supply current for time measured from VthN (0.75V) to Vdd – |VthP| (4.05V)
Rising
Falling
Input
Edge Idd_C [A]
5.29
5.29
5.29
5.29
5.29
1.26
1.26
1.26
1.26
1.26
tf, tr [ps]
216
291
365
511
656
195
263
330
460
588
EiT 2016/17
QUASI-SHORT
5.83
0.55
6.18
0.89
6.53
1.25
7.26
1.97
8.01
2.72
1.39
0.13
1.57
0.31
1.79
0.53
2.24
0.98
2.74
1.49
CAPACITIVE
5.83
0.55
6.19
0.90
6.57
1.28
7.37
2.08
8.19
2.90
1.45
0.19
1.66
0.40
1.91
0.65
2.49
1.23
3.12
1.86
Idd [A]
5.91
6.31
6.72
7.56
8.41
1.46
1.70
1.98
2.59
3.27
LINEAR
Idd_QS [A]
0.63
1.02
1.43
2.27
3.13
0.21
0.44
0.72
1.33
2.01
Q-S
100%
100%
100%
100%
100%
100%
100%
100%
100%
100%
comparison
C
LIN
100%
114%
101%
115%
103%
115%
106%
115%
107%
115%
143%
155%
128%
142%
123%
136%
126%
136%
125%
135%
37
Dyskusja
Vdd
Idd
5.0V
VIN
2.6V
2.5V
150uA
VOUT
Idd_Q-S
0V
slope10
[V/ns]
VIN
V(21)
100uA
5
0
50uA
d(V(21))*1n
Idd
100uA
SEL>>
-50uA
104.8ns
2.6V
0A
105.6ns
I(VzasN2)
EiT 2016/17
106.4ns
time
Time
107.2ns
108.0ns
0V
1.0V
I(Vdd)
2.0V
3.0V
4.0V
5.0V
VVin
IN
Idd_Q-S = f(VIN)
38
19
2016-10-07
Wniosek
Projektując układ, tak, że
napięcie o kształcie „quasi-zwarciowym”
wystąpi w węźle układu
możliwa jest redukcja strat
quasi-zwarciowych
EiT 2016/17
39
Wnioski końcowe
 Zamiana kształtu „pojemnościowego” na „quasizwarciowy” o takim samym czasie trwania może
spowodować redukcję strat quasi-zwarciowych o 40%.
 Wystąpienie quasi-zwarcia w niektórych bramkach
sterujących może być korzystne ze względu na całkowite
straty w układzie.
 Informacja o kształcie napięcia wejściowego bramek jest
istotna i powinna być uwzględniana podczas projektowania
układów CMOS.
EiT 2016/17
40
20
2016-10-07
Projektowanie energooszczędnych systemów wbudowanych
Estymacja strat energii w układach
cyfrowych CMOS
 Cel estymacji strat mocy
 Metody estymacji
 symulacyjne
 probabilistyczne
 Ograniczenia
 Przykład
PESW: Estymacja strat mocy w cyfrowych układach VLSI
EiT 2016/17
41
Cel estymacji strat mocy
 Weryfikacja projektu
ZAŁOŻENIA
WSTĘPNE
SCHEMAT
ESTYMACJ
A POBORU
MOCY
 Ocena parametrów
układu dla dalszych
etapów projektowania




źródło zasilania
ścieżki zasilające, itp.
chłodzenie
inne
CZY
WYNIK
ZADOWALAJĄCY?
DOKŁADNOŚĆ
SZYBKOŚĆ
EiT 2016/17
42
21
2016-10-07
Metody estymacji strat energii
w cyfrowych układach CMOS
 Symulacyjne – bazują na symulacjach logicznych
 dobrze modelują zależności przestrzenne i czasowe
między sygnałami wejściowymi i wewnątrz układu,
 bardzo dokładny wynik estymacji,
 wymagają ciągu wektorów testowych, który właściwie
odzwierciedla warunki pracy układu
 są czasochłonne
 Probabilistyczne – bazują na miarach probabilistycznych
określających aktywność sygnałów w układzie
 trzeba określić cechy sygnału wejściowego używając
pojęć probabilistycznych
 jeden cykl obliczeń układu
 wrażliwe na czasowe i przestrzenne korelacje sygnałów
EiT 2016/17
43
Metody estymacji strat energii
w cyfrowych układach CMOS
Alternatywne drogi estymacji mocy
symulacyjna
ZBIÓR WEJ.
WEKTORÓW
TESTUJĄCYCH
SYMULATOR
LOGICZNY
UKŁADU
ZBIÓR
STANÓW
LOGICZNYCH
W UKŁADZIE
UŚREDNIANIE
POBÓR
MOCY
WIELOKROTNE
obliczenia
probabilistyczna
UŚREDNIANIE
WARTOŚCI
PRAWDOPODOBIEŃSTW
SYGNA ŁÓW
NARZĘDZIE
ANALIZY
UKŁADU
POBÓR
MOCY
JEDNORAZOWE
obliczenia
EiT 2016/17
44
22
2016-10-07
Metody symulacyjne – problemy
ŚREDNIA MOC
WEKTORY WEJ.
PRĄD ZASILANIA
 Właściwy ciąg wektorów testowych
 Kryterium zakończenia symulacji
EiT 2016/17
45
Metody probabilistyczne – problemy
 Przestrzenne korelacje sygnałów (re-convergent path)
układ testowy C17
1gat
B
A
2gat
B
A
7gat
ścieżki zbieżne
EiT 2016/17
B
A
B
A
3gat
6gat
10gat
11gat
B
A
ścieżki
rozbieżne
22gat
16gat
B
A
23gat
19gat
ścieżki powtórnie
zbieżne
46
23
2016-10-07
przykład
a
a
y
a
a
y
b
ps(y)=1–(1–ps(a))ps(b)
bramka NOT :
ps (o)  1  ps (i )
bramka AND :
p s (o ) 
 p (i)
s
ps(y)=1–(1–ps(a))ps(a)
ps(y) < 1
w rzeczywistości:
y  aa  a  a 1
iW EJ
ps(y) = 1
EiT 2016/17
47
poprawka
Trzeba zastosować twierdzenie o
prawdopodobieństwie warunkowym:
p( A | B)  p( A  B) / p( B) i p( B)  0
a
a
y
wtedy:
p s ( y )  1  ps ( a )  ps ( a | a )
EiT 2016/17
48
24
2016-10-07
 Czasowe korelacje sygnałów
wartość aktualnego wektora wejściowego zależy
od wartości poprzednich wektorów
 w układach sekwencyjnych
 ciąg próbek cyfrowych sygnału analogowego (np. dźwięku)
 inne
układ sekwencyjny
układ
kombinacyjny
EiT 2016/17
przerzutniki
49
 Hazardy i szpilki
niepożądane przełączenia w układzie
 powodują dodatkowe straty energii
 są trudne do estymacji
 mogą zakłócić pracę układu
Skąd się biorą?
Z opóźnień.
Na wejściach bramki sygnały nie
zmieniają się w tym samym momencie:
• różne drogi sygnałów
• różne czasy propagacji i
narastania/opadania bramek
EiT 2016/17
50
25
2016-10-07
Przykład
układ testowy C17
1gat
10gat
B
A
2gat
B
A
3gat
6gat
22gat
B
A
B
A
16gat
B
A
7gat
23gat
B
A
11gat
19gat
Losowy rozkład prawdopodobieństwa zmian
wejściowych wektorów 5-bitowych
Ekwiwalentna pojemność węzłowa CLn_eqv [fF] dla wszystkich węzłów w układzie C17
rozkład wej.
1gat
2gat
3gat
6gat
7gat
10gat 11gat 16gat 19gat 22gat 23gat suma
równomierny 0,887 0,955 1,807 0,920 0,944 1,737 2,406 2,995 2,172 1,348 1,327 17,498
losowy
0,896 0,965 1,839 0,949 0,966 1,698 2,339 2,994 2,168 1,392 1,351 17,557
model
Dla f=100MHz
tradycyjny
nowy
sym. SPICE
moc śr. [W]
12,745
13,051
14,317
EiT 2016/17
51
Estymacja strat energii w układach kombinacyjnych
 Układy testowe
nazwa
układu
lion_alg
lion_rug
tra04_rug
bw_alg
bw_rug
dk17_alg
dk17_rug
rd53_alg
rd53_rug
squar5_alg
squar5_rug
con1_alg
con1_rug
EiT 2016/17
średnia moc[W]
SPICE tradyc. nowy
51,79 43,04 45,72
42,42 36,87 38,32
47,61 38,75 41,05
521,20 363,94 335,71
643,26 384,71 390,05
122,65 100,25 103,80
192,40 126,76 136,67
159,32 136,57 126,41
132,34 95,29 102,89
175,08 155,02 143,59
222,47 149,21 155,43
53,08 47,28 48,07
69,39 55,21 59,79
tradyc.
-16,90
-13,08
-18,61
-34,03
-41,73
-18,26
-34,12
-22,76
-26,24
-21,07
-32,93
-10,93
-20,44
błąd [%]
liczba:
nowy nowy a trad. we wy poz.
-11,72
5,17
4 3
5
-9,67
3,42
4 3
7
-13,78
4,83
4 3
6
-31,75
2,28
5 28 9
-39,36
2,37
5 28 27
-15,37
2,89
5 6
6
-28,97
5,15
5 6 18
-20,66
2,10
5 3
8
-22,25
3,99
5 3 12
-17,99
3,08
5 8
7
-30,13
2,80
5 8 22
-9,44
1,49
7 2
6
-13,83
6,60
7 2
5
bra.
17
15
14
145
126
47
44
48
33
52
53
18
21
52
26

Straty mocy w cyfrowych układach VLSI

Transkrypt

Podobne dokumenty

Modele komunikacji naukowej (publikowania elektronicznego)

Ryzyko operacyjne – metoda zaawansowana. Wyzwania