Microsoft PowerPoint - IwZ_4.ppt [tryb zgodno\234ci]

Transkrypt

Chipset
Zestaw układów scalonych zarządzających transferami pomiędzy
procesorem, pamięcią cache, pamięcią główną i kontrolerami magistral
Intel Triton 430 FX,VX,TX,HX,TX (1995-1998) – płyty główne z pojedynczą
magistralą systemową 66MHz, magistrala PCI 2.0, wbudowana obsługa dysków
EIDE, pamięci EDO, SDRAM (SIMM, DIMM), kontroler USB, kontroler PS2
klawiatury i myszy
Wstęp do informatyki
Architektura komputera PC cd.
Cezary Bolek
[email protected]
Uniwersytet Łódzki
Wydział Zarządzania
Katedra Informatyki
Klony: VIA, SiS, Opti, Ali, ...
North-South Bridge
Cezary Bolek <[email protected]>
2
Chipset c.d.
Intel 440 LX,EX,BX,ZX,GX,NX (1997-1999) – płyty główne z magistralą
back- i frontside 100MHz, magistrala AGP, obsługa trybów Ultra DMA dysków
EIDE, ACPI , czujniki temperatury i obrotów, RAID
North Bridge: zarządzanie
szybkim transferem pomiędzy
procesorem, pamięcią i AGP
South Bridge: zarządzanie
transferem do urządzeń
we/wy
3
4
1
Chipset c.d.
Chipset c.d.
Intel Intel E7205 chipset (2002)
magistrala pamięci Dual Channel DDR266 (4.2GB/s)
400/533MHz FrontsideBus (3.2GBps - 4.2GB/s)
AGP 8x
USB 2.0
Intel 810,820,815,850,845 (1999-2002) – płyty główne z magistralą
back- i frontside 133,266,400MHz, Accelerated Hub Architecture, AGPx4,
pamięci DDR SDRAM, zintegrowany kontroler dźwięku AC97, modem, LAN
Accelerated Hub Architecture
• Memory Controller Hub
• I/O Controller Hub, and
• Firmware Hub.
Intel 875P chipset (2003)
64-bit 800MHz FSB (6.4GB/s)
Dual Channel DDR SDRAM: DDR400, DDR333, DDR266
Serial ATA
Transfery pomiędzy
hub’ami wykorzystują
własną wydajną magistralę
Intel 865 chipset (2003)
Hyper Threading
Dual Channel 64-bit DDR
Communication Streaming Architecture: gigabit Ethernet
5
Chipset c.d.
6
8
Chipset c.d.
Intel P45 chipset (2008)
North bridge
i865 chipset
Celeron/Dual-Core, Pentium DualCore, and Core 2 Duo/Quad/Extreme
800/1066/1333MHz FSB
Dual-channel DDR2-667/800, DDR3800/1066, 16/8 GB (DDR2/DDR3)
PCI Express 2.0 x16
South bridge
do 6 portów PCIEx1 (PCI-E 1.1)
do 4 slotów PCI
6 portów Serial ATA II
RAID 0, 1, 0+1 (10), 5 with Matrix
RAID function
12 x USB 2.0 devices
Gigabit Ethernet
High Definition Audio (7.1)
7
2
Chipset c.d.
Chipset c.d.
Intel P55 chipset (2009)
Intel H55 chipset (2009)
Core i7, Core i5, Core i7
LGA1156
Core i7, Core i5
LGA1156
6 SATA 3 Gb/s ports
8 PCI-Express 2.0 slots (bandwidth
limited to 250MB/s same as PCIe
1.0, normal PCIe 2.0 have 500MB/s
bandwidth)
14 USB 2.0 ports
Integrated LAN 10/100/1000
SMBus 2.0
Integrated clock chip buffer
Intel HD Audio
Intel AC'97 Technology
Intel Rapid Storage Technology
9
10
Chipset c.d.
Intel X58 chipset (2008)
Core i7
LGA1336
Intel® QuickPath Interconnect (QPI)
System pamięci
komputerów PC
@ 6.4 and 4.8 GT/s
6 PCI Express* 2.0 Interface
Intel® High Definition Audio
Intel® Matrix Storage Technology
Intel® Rapid Recover Technology
6 Serial ATA (SATA) 3 Gb/s
eSATA
12 USB Port
11
12
3
Pamięć – wąskie
gardło systemu
Postęp w wydajności procesorów i pamięci
Podwojenie wydajności procesora:
18 miesięcy
Podwojenie wydajności pamięci:
7 lat
Rozwiązanie problemu wolnego dostępu do pamięci:
zastosowanie b. szybkich pamięci StaticRAM – rozwiązanie bardzo
kosztowne i energochłonne, nadające się tylko do specjalnych zastosowań;
zastosowanie wolnych pamięci DRAM i metod poprawy transferu:
szerokie magistrale, transfery blokowe;
Na szybkość pamięci składają się dwa parametry:
Memory access time: czas transferu podstawowej porcji
danych pomiędzy procesorem i pamięcią
kombinacja duŜej i wolnej oraz małej i szybkiej pamięci, zorganizowanej
tak aby większość transferów odbywała się z pamięcią szybką (tzw. cache).
Memory cycle time: minimalny czas pomiędzy dwoma
kolejnymi odczytami/zapisami tej samej komórki pamięci
Wydajny system pamięci musi mieć budowę hierarchiczną!
13
Hierarchiczna organizacja pamięci
14
Hierarchiczna organizacja pamięci
np.
CPU i rejestry
wewnętrzne
czas dostępu
DEC Alpha 21164 (500MHz)
L1
Cache
im dalej
od procesora
tym wolniejsza
pamięć
Cache L2
...
Rejestry procesora
Pamięć Cache level 1 (on chip)
Pamięć Cache level 2 (on chip)
Pamięć Cache level 3 (off chip)
Główny system pamięci (DRAM)
Pamięć wirtualna (na twardym dysku)
2ns
4ns
5ns
30ns
220ns
ms
Pamięć główna
Rozmiar pamięci na kaŜdym poziomie
15
16
4
Odczyt z pamięci Cache
Koncepcja pamięci podręcznej - Cache
adres
Pamięć Cache – relatywnie mała i szybka pamięć, która powiela
fragment głównego systemu pamięci, w taki sposób, aby większość
odwołań procesora odnosiła się właśnie do pamięci Cache.
dane
Reguły działania:
Procesor
Podczas odczytu danej pamięci:
procesor sprawdza czy dana jest w pamięci podręcznej – jeśli jest to ładuje ją,
jeśli danej nie ma w Cache, procesor pobiera ją z pamięci głównej i umieszcza
w rejestrze wewnętrznym, ale równieŜ w pamięci Cache.
Cache
Dana jest juŜ w pamięci
Cache podczas próby odczytu
adres
Podczas zapisu danej do pamięci:
procesor zapisuje daną do pamięci Cache i pamięci głównej jednocześnie
(write-through).
procesor zapisuje daną tylko do pamięci Cache, a zapis do pamięci głównej odbywa
się dopiero gdy inna dana ma być zapisana w tym samym miejscu pamięci Cache
(write-back).
dane
Procesor
17
Zapis do pamięci Cache
Pamięć operacyjna
RAM
inne dane
(o ile były
zmienione)
Układ pamięci podręcznej
pośredniczy w dostępie procesora do
RAM.
Look – Throgh (dostęp „przez”)
Pamięć podręczna
CACHE
Procesor
CPU
adres
Look – Backside (dostęp od tyłu)
Procesor
dane
Zapis do Cache i w razie potrzeby
do pamięci głównej (write-back)
Procesor
CPU
Cache
magistrala
FSB
Pamięć operacyjna
magistrala
BSB
inne dane
(o ile były
zmienione)
Podłączona równolegle z pamięcią operacyjną RAM.
Częstotliwość pracy obu pamięci jest taka sama
Magistrala jest blokowana przy kaŜdym dostępie
procesora do cache i nie moŜe być w tym samym czasie
udostępniona innym urządzeniom
Pamięć podręczna
CACHE
Cache
Zapis do Cache i pamięci
głównej (write-thruogh)
18
Procesor odwołuje się do cache wykorzystując magistralę
pamięciową.
Look – Aside (dostęp bezpośredni)
Procesor
CPU
dane
inne dane
(o ile były
zmienione)
Metody dołączenia pamięci cache do procesora
adres
Procesor
Cache
Danej nie ma w pamięci
Cache podczas próby odczytu
Hit rate – współczynnik trafień – proporcja liczby udanych transferów z pamięci Cache
w stosunku do wszystkich transferów pomiędzy procesorem a pamięcią.
dane
Pamięć podręczna
CACHE
19
RAM
Pamięć operacyjna
RAM
Procesor odwołuje się do układu
cache, natomiast ten układ jest
dołączony przez magistralę
pamięciową do RAM.
Układ pamięci podręcznej jest dołączony do procesora przez
oddzielną magistralę BSB (Back Side Bus).
Druga magistrala FSB (Front Side Bus) łączy procesor z
pamięcią główną.
Częstotliwości obu magistral są niezaleŜne. MoŜliwe jest
wykorzystanie FSB przez inne urządzenia zapisujące do
pamięci RAM, gdy procesor komunikuje się z cache po BSB.
20
5
Organizacja pamięci Cache
Zasady lokalności programów
Pamięć główna
Cache
Dlaczego pamięć Cache istotnie poprawia wydajność skoro
obejmuje tylko mały fragment pamięci operacyjnej?
Linia 0
Linia 1
Linia 2
Linia 3
etc...
Zasada lokalności w przestrzeni:
jeśli jakaś instrukcja lub dana była raz odczytana,
to inne instrukcje lub dane blisko niej będą równieŜ odczytane.
Pamięć Cache składa się z linii, zawierających pewną liczbę bajtów
występujących kolejno po sobie w pamięci głównej.
Zasada lokalności w czasie:
jeśli jakaś instrukcja lub dana była raz odczytana,
to będzie prawdopodobnie odczytana wkrótce jeszcze raz .
Zasada lokalności w czasie i przestrzeni dotyczy programów (instrukcji) i
danych, ale nie ma Ŝadnej korelacji pomiędzy instrukcjami i danymi
Zalecane jest istnienie oddzielnych pamięci Cache dla instrukcji i danych
tzw. architektura typu Harvard.
21
Pamięć Cache L2
Pamięć Cache L1
Wykonywana jako część procesora lub oddzielny układ scalony,
montowany na płycie głównej obok procesora „na stałe” lub w
gniazdach
Główny element decydujący od wydajności systemu
Słabsze ograniczenia rozmiaru, typowo od 256kB do 12MB
Zawsze zintegrowana z mikroprocesorem w jednym układzie
scalonym, co ogranicza jej rozmiar (4-256kB)
Zbudowana jako pamięć Static RAM (przerzutniki)
Zbudowana jako pamięć Static RAM (przerzutniki)
Czas dostępu znacznie wolniejszy od rejestrów procesora,
ale znacznie szybszy od pamięci głównej
Czas dostępu niemal tak szybki jak do rejestrów procesora
Strategie write-back (szybsza) i write-through (wolniejsza)
Zawsze dwa oddzielne bloki: dla instrukcji i dla danych
Współpraca z procesorem w trybie burst poprzez
magistralę backside procesora
Strategie: write-back (szybsza) i write-through (wolniejsza)
22
Cache L3 – rozwinięcie koncepcji hierarchii pamięci poprzez dodanie
jeszcze jednego poziomu, zwykle o rozmiarze kilku MB, dla
wydajnych systemów serwerowych.
23
24
6
Pamięć główna
SDRAM
Zawsze wykonywana jako pamięć Dynamic RAM (DRAM),
współpracująca z procesorem przez magistralę systemową
lub magistralę frontside
Wszystkie procesory typu Pentium (po 1993) mają magistralę
danych o szerokości 64bity (8 bajtów)
Synchronous Dynamic Random Access
Memory – pamięć z interfejsem
synchronicznym.
Pamięć tradycyjna (DRAM) posiada interfejs
asynchroniczny – odpowiedź jest generowana
niezaleŜnie od taktowania zegara FSB.
DRAM
Fast Page Mode DRAM
Extended Data Out DRAM
Burst Extended Data Out DRAM
Synchronous DRAM
– 4.77-40MHz
– FPM DRAM (16-66MHz)
– EDO DRAM (33-75MHz)
– BEDO DRAM (60-100MHz)
– SDRAM (100,133MHz)
Double Data Rate SDRAM
DDR2 SDRAM
DDR3 SDRAM
– DDR SDRAM (200,266,333,400 MHZ, ...)
SDRAM czeka na cykl zegara FSB, będąc z
nim zsynchronizowana. Dane pojawiają się po
określonej liczbie cykli zegara od momentu
wysłania Ŝądania odczytu.
Maksymalna przepustowość pamięci:
PC100 SDRAM = 8 * 100MHz = 800MB/s
PC133 SDRAM = 8 * 133MHz = 1.1GB/s
25
DDR SDRAM
26
DDR2 SDRAM
Koncepcja podobna do SDRAM
Dwukrotne zwiększenie przepustowości poprzez transfer danych
podczas narastającego i opadającego zbocza zegara.
Pojedynczy transfer danych - 64 bitów.
Transfer DDR SDRAM = (częstotliwość zegara) × 2 (dwa zbocza) ×
64 (liczba bitów na transfer) / 8 (liczba bitów/byte).
Dla taktowania 100 MHz, transfer 1600 MB/s.
27
WyŜsza efektywna częstotliwością taktowania (533, 667, 800, 1066 MHz)
Dwukrotne zwiększenie przepustowości w stosunku do DDR
W pojedynczym cyklu zegara – 4 bity
WyŜsze czasy latencji (latency)
NiŜszy pobór prądu.
28
7
Moduły pamięci
DDR3 SDRAM
(najpopularniejsze)
Ośmiokrotny
transfer danych w cyklu zegara (osiem bitów).
czas latencji (latency)
NiŜszy pobór prądu.
DIP (dual inline package) – DRAM,
najstarsze typy pamięci do komputerów
z procesorami 8086, 80286
Większy
SIMM (single inline memory module) – FPM, EDO
do komp. z procesorami 386 (30 końcówki, 16 bit),
486 (moduły 72 końcówkowe 32 bitowe),
Pentium (72 końcówki 32b, stosowane parami)
DIMM (dual inline memory module) –
komputery z procesorami Pentium II i MMX (moduły
100 końcówkowe, FPM, EDO) i nowsze (moduły 168
końcówek, 64 bitowe, SDRAM, DDR RAM)
SO-DIMM (Small Outline DIMM) – do komputerów typu
laptop, 72 lub 144 końcówki (32 lub 64 bitowe)
29
Wykrywanie typu (presence detection) –
w kaŜdym module pamięci znajduje się zapisana informacja
o typie pamięci, parametrach, producencie, etc. (zwykle jako
mała dodatkowa pamięć)
Pamięć RAM charakteryzuje się opóźnieniami
generowanymi podczas operacji dostępu (odczyt
adresu – kolumny i wiersza, zatrzaskiwanie adresu,
transfer danych)
Bity parzystości (parity bits) –
moduły o podwyŜszonym stopniu niezawodności posiadają
dodatkowy bit parzystości dla kaŜdego bajtu, umoŜliwiający
wykrywanie błędów pamięci
Dla pamięci statycznych SRAM, uŜywanymi w
pamięciach Cache L2, czas opóźnienia (latency) jest na
poziomie 5-12 ns, co dla zegara 200 MHz magistrali
pamięci memory odpowiada 1-2 cykli zegara procesora
Korekcja błędów ECC (error check code) –
moduły z moŜliwością korekcji błędów, poprzez stosowanie
kilku dodatkowych bitów dla kaŜdego bajtu oraz wbudowanego
algorytmu korekcji danych – stosowane tylko do komputerów
o wymaganej bardzo wysokiej niezawodności.
Dla pamięci dynamicznych DRAM (pamięć główna), czas
opóźnienia (latency) wynosi 25-60 ns, co dla zegara
200 MHz odpowiada 5-10 cyklom zegara procesora.
30
Cechy modułów pamięci
Czas opóźnienia pamięci RAM (Latency)
31
32
8
Pamięć typu Flash
Prawo Moore’a
Pamięć półprzewodnikowa, której zawartość nie zanika po
wyłączeniu zasilania (technologie typu EEPROM)
Gordon E. Moore, 1965. "Cramming more components onto integrated
circuits," Electronics, v.38, no 8 (19 April),
Kompromis pomiędzy pamięcią ROM i RAM, idealny dla urządzeń
przenośnych typu Palmtop, DigiCam, etc...
Wzrost
liczby elementów układów mikroprocesorowych ma
charakter wykładniczy
Liczba tranzystorów mikroprocesorów podwaja się średnio
co 18 miesięcy (1980)
Wydajność obliczeniowa mikroprocesorów podwaja się
średnio co 18 miesięcy (1990)
Wydajność komputerów w odniesieniu do ceny podwaja się
średnio co 18 miesięcy (1990)
Znacznie wolniejsza od typowych pamięci komputerowych, (w
szczególności wolny zapis), nie nadaje się (na razie) na pamięć
główną komputera PC
Ograniczona liczba cyklów zapisu (setki tysięcy)
Zastosowania: pamięci dla BIOS w komputerach PC, pamięci
konfiguracyjne kart rozszerzeń komputera PC, układy pamięci
zewnętrznej (PenDrive, karty SmartMedia i CompactFlash,...)
33
ZłoŜoność mikroprocesorów i pamięci
34
Koszt wydajności komputerów
35
36
9
Koszt pamięci
37
10

Microsoft PowerPoint - IwZ_4.ppt [tryb zgodno\234ci]

Transkrypt

Podobne dokumenty

CELERON DUAL-CORE E3500 2.7GHz / 1MB / 800 LGA775 BOX

Wstęp do informatyki - Katedra Informatyki > Home

CELERON DUAL-CORE E3300 2.5GHz / 1MB / 800 LGA775 BOX

Microsoft PowerPoint - IwZ_4.ppt [tryb zgodno\234ci]

Ekonomia rozwoju – wykład (30h)

Internet Explorer Browser

Wstęp do informatyki - Katedra Informatyki > Home