UKŁADY KOMBINACYJNE

LABORATORIUM
PODSTAWY
ELEKTRONIKI
UKŁADY
KOMBINACYJNE
(BRAMKI: AND, OR, NAND, NOR, NOT)
Cel ćwiczenia
Zapoznanie się z budową i zasadą działania podstawowych funktorów (bramek)
układów kombinacyjnych, jak równieŜ z metodami opisu układów kombinacyjnych. Program
tego ćwiczenia ma zostać zrealizowany na praktycznym zestawieniu układów
kombinacyjnych przy uŜyciu bramek.
Przebieg ćwiczenia
1. Zapoznanie się z zasadą działania podstawowych bramek występujących na danym
stanowisku laboratoryjnym
2. Przeprowadzić analizę stanów wyjściowych dla kaŜdej bramki
3. Zminimalizować funkcję logiczną podaną (przez prowadzącego zajęcia) w postaci
sumy kanonicznej za pomocą Tablicy Karnaugha i zrealizować tę funkcję na
bramkach
4. Wyniki ćwiczenia umieścić w sprawozdaniu
2
1.1 Wstęp teoretyczny.
Podstawowa bramka TTL serii standardowej 74xx.
Podstawową i powszechnie stosowaną bramką jest bramka NAND poniewaŜ
stanowi ona system funkcjonalnie pełen, czyli jest bramką, która pozwala zrealizować
dowolną funkcję logiczną.
Układ wejściowy takiej bramki stanowi tranzystor wieloemiterowy składający się z
tylu tranzystorów o połączonych bazach oraz kolektorach, ile wynosi liczba wejść.
W wersji scalonej takiego układu odpowiednie obszary baz i kolektorów są takŜe
połączone, co stanowi w efekcie strukturę określaną mianem tranzystora
wieloemiterowego.
Układ 7400 zawiera w swej obudowie cztery dwuwejściowe bramki NAND.
Jest to układ 14 nóŜkowy.
Vcc
14
7493
1
GND
Schemat ideowy bramki NAND przedstawia poniŜszy rysunek.
Vcc
R2
1k8
R1
4k
R4
130R
T3
A
T2
T1
D1
B
R3
1k7
3
T4
F
Stopień wejściowy bramki stanowi tranzystor wieloemiterowy T1. Tranzystor T2 jest
podstawowym elementem wzmacniacza pośredniczącego (inwertera), a tranzystory T3 i T4 –
stopnia wyjściowego (tzw. wzmacniacza przeciwsobnego).
Do wejść bramki są dołączone diody, które tłumią oscylacje powstałe w liniach łączących
bramki w czasie ich przełączania i zapobiegają powstawaniu ujemnych napięć o wartości
większej niŜ 0,7 V.
Wszystkie tranzystory ( poza tranzystorem T3) w tym układzie – w stanach
ustalonych, czyli przy niezmieniających się sygnałach wejściowych i wyjściowych o
wartościach zawartych w dopuszczalnych przedziałach – pracują w charakterze kluczy
tranzystorowych ( znajdują się naprzemiennie w stanach nasycenia bądź zatkania).
Analiza bramki TTL NAND przełączanej do stanu wysokiego.
Przy napięciu wejściowym, (co najmniej jednym) o wartości odpowiadającej
poziomowi niskiemu L z wejścia bramki wypływa prąd o wartości typowej 1mA. Prąd ten
wpływa do elementu, z którego jest sterowana analizowana bramka. Tranzystor T1 znajduje
się w stanie nasycenia. Na bazie tranzystora T2 występuje napięcie wejściowe powiększone o
napięcie nasycenia (0,2 V) nasyconego tranzystora T1. Napięcie to jest wystarczające, aby
wprowadzić tranzystor T2 w stan pracy aktywnej, ale jednocześnie zbyt małe, aby uaktywnić
takŜe tranzystor T4, do czego potrzeba większego napięcia. Praca aktywna T2 sprawia, Ŝe
napięcie kolektora T2 równe napięciu bazy T3 maleje, co zmniejsza wysterowanie tranzystora
T3, a w konsekwencji prowadzi do obniŜenia napięcia wyjściowego. Jednak napięcie
wyjściowe jest nadal na tyle wysokie, Ŝe bramka znajduje się w stanie H. Dla typowych
napięć poziomu L napięcie bazy tranzystora T3 jest wysokie (zbliŜone do Vcc = 5 V), co
zapewnia dobre wysterowanie tranzystora T3 w kierunku przewodzenia. Tranzystor T3 jest w
stanie przewodzenia i na wyjściu ustala się napięcie, którego typowa wartość wynosi 3,6 V.
Vcc = 5 V
R2
1k8
R1
4k
R4
130R
T3
T2
T1
R3
1k7
D1
T4
4
Analiza bramki TTL NAND przełączanej do stanu niskiego.
Przy napięciach wejściowych obu wejść o wartości odpowiadającej poziomowi
wysokiemu H do kaŜdego wejścia bramki wpływa prąd o wartości ≤ 40 µA . Jest to prąd
kolektora tranzystora T1 pracującego w połączeniu inwersyjnym. Złącze baza-emiter
tranzystora T1 jest spolaryzowane zaporowo, a złącze baza-kolektor w kierunku
przewodzenia. Prąd kolektora tranzystora T1 ma niewielką wartość.
Prąd złącza BC tranzystora T1 plus prądy wejściowe stanowi prąd wpływający do
bazy tranzystora T2, który dzięki temu znajduje się w stanie nasycenia.
Cześć prądu emiterowego tranzystora T2 wpływa do bazy tranzystora T4, nasycając go.
Napięcie występujące na bazie T3 jest za małe, aby wysterować tranzystor T3, który znajduje
się wobec tego w stanie zatkania. Stan odcięcia tranzystora T3 uzyskujemy dzięki diodzie D1.
Konsekwencją umieszczenia diody D1 jest po prostu konieczność spolaryzowania w kierunku
przewodzenia dwóch, a nie jednego złącza w celu wprowadzenia tranzystora T3 w stan
aktywny. Napięcie jest zbyt małe, aby spolaryzować te dwa złącza w kierunku przewodzenia.
Na wyjściu bramki ustala się wiec stan niski L o typowej wartości napięcia 0,4 V.
Bramka NOR.
Schemat ideowy bramki NOR układu 7402 przedstawiono poniŜej.
Vcc
130R
4k
4k
1k6
T3
A
T1
D2
5
T5 T6
1k
T2
B
D1
F
D3
Układ 7402
Vcc
14
1
7493
GND
Wejścia bramki stanowią dwa tranzystory jednoemiterowe T1 i T2, które sterują
równolegle połączonymi tranzystorami T5 i T6. JeŜeli na dowolne z wejść (A lub B)
doprowadzimy poziom wysoki, wówczas jeden z tranzystorów T5 lub T6 przewodzi,
wprowadzając tranzystor T4 w stan przewodzenia, co odpowiada stanowi niskiemu na
wyjściu. JeŜeli obydwa wejścia są w stanie niskim, to tranzystory T1 i T2 przewodzą, co
powoduje, Ŝe są zatkane tranzystory T5 i T6 oraz tranzystor T4 i wyjście jest w stanie
wysokim.
Pozostałe bramki (AND, OR i NOT).
Bramka AND ma identyczne obwody jak w bramce NAND. Schemat elektryczny
bramki AND róŜni się jedynie od schematu bramki NAND obecnością stopnia negującego
wykonanego na osobnym tranzystorze i umieszczonego przed wzmacniaczem wyjściowym.
Sam układ wyjściowy w obu bramkach jest identyczny.
Podobnie jak w przypadku poprzednim wykonana jest bramka OR. A wiec jest ona
zbudowana na bazie funktora NOR, poprzez wprowadzenie stopnia negującego.
Negator NOT w technice scalonej wykonuje się poprzez zwarcie wszystkich wejść
bramki NAND. Wówczas sygnał wyjściowy jest zanegowanym sygnałem wejściowym.
W funkcji negatora moŜna teŜ uŜyć tranzystora pracującego jako inwerter
(odwracającego fazę sygnału wejściowego o 180 stopni elektrycznych).
Minimalizacja formuły funkcji metodą tablic Karnaugha.
Budując układy cyfrowe z bramek na etapie projektowym spotykamy się często z
problemem złoŜoności pod względem liczby bramek i liczby połączeń. Na ogół układ o
najmniejszej liczbie elementów jest tańszy i bardziej niezawodny. Bardzo waŜnym wiec
etapem syntezy układu logicznego jest poszukiwanie postaci funkcji logicznej opisującej
działanie układu o moŜliwie najmniejszej ilości zmiennych. Proces poszukiwania takiej
postaci nazywa się minimalizacją formuły funkcji.
Szczególnie prostą i szybką w stosowaniu jest metoda minimalizacji funkcji za
pomocą tablic Karnaugha, gdy liczba zmiennych minimalizowanych nie przekracza 4.
Tablicą Karnaugha nazywamy tablicę, w której wiersze i kolumny będą opisane w
kodzie Graya. Taka cecha tablicy Karnaugha umoŜliwia tzw. sklejanie ze sobą nadmiernych
zmiennych.
6
Tworzenie kodu Graya, którym opisuje się tablicę Karnaugha przedstawiają poniŜsze
przykłady.
Kod 1-bitowy.
A
Kod 2-bitowy.
Odbicie symetryczne
B A
0
1
0
1
0
0
1
1
1
0
0
1
1
0
Kod 3-bitowy.
Odbicie symetryczne
00
01
11
10
10
11
01
00
C
B
A
0
0
0
0
1
1
1
1
0
0
1
1
1
1
0
0
0
1
1
0
0
1
1
0
Przykłady tablic dla odpowiedniej liczby zmiennych przedstawiają poniŜsze rysunki.
KaŜde pole tablicy odpowiada jednej kombinacji wartości zmiennych wejściowych. Dlatego
dogodną postacią zapisu funkcji do utworzenia odpowiadającej jej tablicy Karnaugha jest
tablica wartości funkcji.
B
0 1
0
1
7
A
A
CB 0 1
00
01
11
10
BA
DC 00 01 11 10
00
01
11
10
Proces minimalizacji za pomocą tablic składa się z trzech etapów. Etap pierwszy
polega na przygotowaniu tablicy dla danej liczby zmiennych i wpisaniu w jej pola wartości
funkcji. Następnie naleŜy narysować obwiednie (połączyć w grupy – skleić) moŜliwie
największych obszarów, które obejmują wyłącznie jedynki (dla postaci alternatywnej –
sumy), albo wyłącznie zera (dla postaci koniunkcyjnej) sąsiadujące ze sobą.
JeŜeli w dwóch sąsiednich polach wypełnionej tablicy znajdują się jednakowe
symbole ( 0 lub 1 ), to odpowiadające tym jedynkom (zerom) pełne iloczyny (pełne sumy)
moŜna skleić – co odpowiada usunięciu litery, która w ramach sklejanej grupy zmienia swą
wartość.
Gdy zakreślane pola zawierają jedynki, wówczas zamiast odpowiadającego im wyraŜenia
A x + Ax moŜna przyjąć A. Natomiast, gdy zawierają zera, wówczas zamiast ( B + x) ⋅ ( B + x)
moŜna przyjąć B. Wzięcie grupy jedynek lub zer złoŜonej z czterech pól elementarnych
usuwa kolejną literę z jej opisu. W stosunku do pełnego iloczynu (pełnej sumy) opis takiej
czwórki będzie zawierał o dwie litery mniej. Generalnie, kaŜde zwiększenie zakreślanej grupy
zmniejsza opis tej grupy o jedna literę.
Przykłady sklejeń w tablicach czterech zmiennych.
BA
DC 00 01 11 10
00
01
11
10
A
A
BA
DC 00 01 11 10
00
01
11
10
BA
DC 00 01 11 10
00
01
11
10
CA
C+A
BA
B+A
DC
D+C
DB
D+B
Zakreślenia naleŜy dokonywać zgodnie z następującymi zasadami:
-
liczba pól elementarnych łączonych ze sobą musi być potęgą liczby 2.
łączone pola muszą być polami sąsiadującymi ze sobą.
połączone pola muszą mieć kształt symetryczny względem swych osi. (kwadraty lub
prostokąty).
Jeśli w tablicy występują miejsca, gdzie funkcja nie jest w pełni określona to pola
elementarne zawierające takie miejsca moŜna łączyć z jedynkami albo zerami. Takie
dołączenie pozwala zazwyczaj zakreślić większą grupę.
NaleŜy pamiętać, Ŝe przeciwległe krawędzie tablicy moŜna uwaŜać za jedną linię
oddzielającą sąsiadujące ze sobą pola.
Trzeci etap procesu minimalizacji zawierać będzie następujące kroki:
8
-
-
wybór do zakreślania zer lub jedynek. Decyzja uzaleŜniona jest od posiadanych
elementów. JeŜeli elementy nie wprowadzają ograniczeń, to naleŜy łączyć w grupy te
symbole, które dają prostsze rozwiązanie.
zakreślenie wybranego rodzaju symboli w moŜliwie największe grupy, przy
minimalnej liczbie tych grup
wyodrębnione w tablicy grupy opisuje się funkcją w postaci normalnej, redukując
wyraŜenia o sklejone grupy.
Przykład.
A
CB 0 1
00
01
11
10
F(C,B,A) = CB+A
1.2 Układy badane.
Bramka AND
Wyznaczona tablica prawdy
A
B
Q
0
0
1
1
0
1
0
1
0
0
0
1
Symbol
A
A B
B
Otrzymane przebiegi sygnałów wejściowych i wyjściowych.
A
B
A*B
Układ scalony 7408.
Vcc
14
1
7493
GND
9
Bramka NAND
Wyznaczona tablica prawdy
Symbol
A
B
A B
A
B
Q
0
0
1
1
0
1
0
1
1
1
1
0
Otrzymane przebiegi sygnałów wejściowych i wyjściowych.
A
B
A*B
Układ scalony 7400.
Vcc
14
1
7493
GND
10
Bramka NOR
Wyznaczona tablica prawdy
A
B
Q
0
0
1
1
0
1
0
1
1
0
0
0
Symbol
A
A+B
B
Otrzymane przebiegi sygnałów wejściowych i wyjściowych.
A
B
A+B
Układ scalony 7402.
Vcc
14
1
7493
GND
Bramka OR.
Wyznaczona tablica prawdy
Symbol
A
A+B
B
A
B
Q
0
0
1
1
0
1
0
1
0
1
1
1
Otrzymane przebiegi sygnałów wejściowych i wyjściowych.
A
B
A+B
11
Bramka została zbudowana z bramki NOR (7402) oraz inwertera NOT (7404)
Inwerter NOT
Wyznaczona tablica prawdy
A
Q
0
1
1
0
Symbol
A
A
Otrzymane przebiegi sygnałów wejściowych i wyjściowych.
A
A
Układ scalony 7404.
Vcc
14
7493
1
GND
Realizacja bramek AND, OR, NOR i NOT za pomocą bramek NAND (7400)
AND
A
B
7400
A B
7400
OR, NOR
A
7400
7400
B
7400
A+B
7400
A+B
NOT
A
7400
A
12