plik PDF - Instytut Radioelektroniki

POLITECHNIKA WARSZAWSKA
Instytut Radioelektroniki
Zakład Radiokomunikacji
LABORATORIUM TECHNIKI ODBIORU RADIOWEGO
Ćwiczenie 4
Badanie układów syntezy częstotliwości
PLL i DDS
(materiały pomocnicze i instrukcja do ćwiczenia)
opracował dr Wojciech Kazubski
w. 1
Warszawa 2005
1
1 Układ syntezy częstotliwości z pętlą PLL
1. Zasada działania
Układ syntezy częstotliwości z pętlą PLL składa się z generatora częstotliwości wzorcowej, generatora przestrajanego napięciem (VCO), detektora fazy, filtru dolnoprzepustowego oraz dzielników częstotliwości. Sygnałem wyjściowym układu jest sygnał wytwarzany przez generator przestrajany napięciem. Część tego sygnału jest doprowadzana do wejścia dzielnika częstotliwości, zmniejszającego częstotliwość N­krotnie. Dzielnik ten jest obecnie najczęściej realizowany jako cyfrowy układ zliczający zadaną liczbę impulsów. Impulsy z jego wyjścia są porównywane w detektorze fazy z impulsami pochodzącymi z generatora częstotliwości wzorcowej. Napięcie wyjściowe detektora fazy jest proporcjonalne do różnicy faz pomiędzy tymi impulsami i poprzez filtr dolnoprzepustowy steruje generatorem VCO. Układ pętli PLL jest układem ze sprzężeniem zwrotnym stabilizującym częstotliwość generatora VCO.
fs
Detektor
fazy
Filtr dolno­
przepustowy
DF
Generator
przestrajany
napięciem
VCO
fwy
Dzielnik
częstotliwości
:N
Rys. 1. Schemat blokowy pętli PLL
W pętli znajdującej się w stanie stabilnym napięcie na wyjściu detektora fazy jest stałe, co oznacza że sygnały na wejściach detektora pochodzące z generatora częstotliwości odniesienia i z dzielnika częstotliwości zachowują stałą różnicę fazy a częstotliwości obu tych sygnałów muszą być równe sobie. Aby to nastąpiło, częstotliwość sygnału generatora przestrajanego napięciem musi być dokładnie N­krotnie większa od częstotliwości odniesienia pętli:
f wy = N f we
Jeśli charakter sprzężenia zwrotnego zostanie dobrany prawidłowo, to pojawiające się odchyłki częstotliwości generatora VCO od powyższej wielkości będą powodować taką 2
zmianę napięcia na wyjściu detektora fazy, która będzie kompensować tą odchyłkę i będzie dążyć do przywrócenia stanu równowagi. Powyższy punkt będzie wtedy Ponieważ w układzie PLL sprawdzana jest różnica faz sygnałów, to częstotliwość wyjściowa jest ustalana dokładnie, niezależnie od wzmocnienia pętli sprzężenia zwrotnego. Jest to istotna zaleta pętli PLL, pozwalająca na generację żądanej częstotliwości z dużą dokładnością.
Filtr dolnoprzepustowy pomiędzy detektorem fazy a wejściem generatora VCO określa charakterystyki dynamiczne pętli, takie jak szybkość śledzenia zmian częstotliwości wejściowej czy czas ustalania się częstotliwości wyjściowej po zmianie współczynnika podziału dzielnika w pętli. Filtr ten wpływa także na poziom szumów fazowych w sygnale wyjściowym pętli. Zwiększenie pasma filtru powoduje przyśpieszenie odpowiedzi pętli PLL na zmianę warunków pracy, jednak przy zbyt dużym paśmie może pojawić się niepożądana modulacja sygnału wyjściowego sygnałem o częstotliwości wejściowej pętli. Nieprawidłowy dobór charakterystyki filtru może nawet spowodować niestabilność pracy układu PLL.
Częstotliwość odniesienia dla pętli PLL jest zwykle wytwarzana za pomocą generatora kwarcowego. Daje on sygnał wzorcowy na częstotliwości kilku megaherców, zwykle zbyt dużej do bezpośredniego sterowania detektora fazy. Częstotliwość sygnału z generatora kwarcowego należy wtedy podzielić w dodatkowym dzielniku częstotliwości, tak oby otrzymać żądaną częstotliwość odniesienia pętli. Wyznacza ona minimalny krok syntezowanych częstotliwości.
2. Opis badanego układu
Używany w ćwiczeniu modelowy układ syntezy częstotliwości zawiera generator częstotliwości wzorcowej sterowany rezonatorem kwarcowym o częstotliwości pracy 5,12MHz, częstotliwość ta jest wstępnie dzielona przez 32 w dzielniku o stałym współczynniku podziału a następnie przez liczbę z zakresu od 3 do 256 w dzielniku nastawnym. Możliwe jest ustawienie częstotliwości sygnału odniesienia w zakresie od 0,625 do 53,33kHz. Przy współczynniku podziału wynoszącym 16 uzyskuje się nominalną częstotliwość odniesienia wynoszącą 10kHz.
Detektor fazy został zrealizowany za pomocą układu scalonego 74HC4046. Układ ten zawiera dwa detektory fazy, mnożący i trójstanowy. W tym układzie został wybrany detektor trójstanowy, zapewniający jednoznaczną synchronizację częstotliwości, i nie jest wrażliwy na współczynnik wypełnienia sygnału wejściowego. Zaletą detektora trójstanowego jest możliwość sygnalizacji stanu synchronizacji pętli, w układzie modelowym stan braku synchronizacji sygnalizowany jest świeceniem się diody LED. Na wyjściu detektora fazy znajduje się trójstanowa pompa ładunku z wyjściem napięciowym, sterująca aktywny filtr dolnoprzepustowy wykorzystujący wzmacniacz operacyjny TL081. Charakterystyka filtru została zoptymalizowana dla nominalnej częstotliwości odniesienia i środka zakresu przestrajania generatora VCO. Dla częstotliwości minimalnej i maksymalnej wzmocnienie pętli jest nieco inne i margines stabilności jest nieco mniejszy, co objawia się wzrostem czasu 3
osiągania synchronizacji.
Z wyjścia filtru sygnał jest podawany na diody pojemnościowe w generatorze przestrajanym napięciem. Generator ten jest zrealizowany w układzie Colpittsa na tranzystorze bipolarnym i może być przestrajany w paśmie częstotliwości od około 8 do 17MHz. Wtórnik emiterowy na wyjściu generatora zapewnia dopasowanie do standardowej rezystancji obciążenia 50Ω.
Sygnał w torze sprzężenia zwrotnego jest dzielony we wstępnym dzielniku częstotliwości przez 10 a następnie w głównym dzielniku nastawnym o współczynniku podziału zmienianym w zakresie od 3 do 256. Nastawianie współczynnika podziału odbywa się w kodzie binarnym za pomocą zespołu wyłączników typu “Dip­switch”. Wyłącznik numer 1 steruje najbardziej znaczącym bitem słowa sterującego a numer 8 najmniej znaczącym bitem. W pozycji wyłącznik “OFF” podawane jest zero logiczne a w pozycji “ON” jedynka logiczna. Współczynnik podziału jest o 1 większy od nastawionej liczby binarnej. Odnosi się to również do programowania współczynnika podziału dzielnika w torze sygnału odniesienia. Dodatkowo równolegle do wyłączników numer 1 i numer 5 są dołączone złącza umożliwiające doprowadzenie sygnału sterującego z generatora fali prostokątnej, co umożliwia badanie szybkości reakcji pętli. Powodują one zmianę ustawionego współczynnika podziału w pętli odpowiednio o 1 lub 16. Jeśli korzysta się z tej możliwości to przełącznik musi być ustawiony na pozycję “OFF”.
Schemat blokowy układu jest przedstawiony na Rys. 2 2.
Generator
kwarcowy
GK
Dzielnik
częstotliwości
fgen
:R
Detektor
fazy
fs
Filtr dolno­
przepustowy
DF
Generator
przestrajany
napięciem
VCO
Dzielnik
programowany
:N
Dzielnik
wstępny
fwy
Konwerter
kształtu
:10
Rys. 2. Schemat blokowy laboratoryjnego układu syntezy częstotliwości z pętlą PLL
2 Układ bezpośredniej syntezy cyfrowej (DDS)
1. Zasada działania
Bezpośrednia synteza cyfrowa polega na cyfrowej generacji kolejnych próbek sygnału wyjściowego. Technika ta pozwala na wygenerowanie praktycznie dowolnego sygnału, 4
którego pasmo częstotliwości jest węższe niż połowa częstotliwości generacji próbek. Bezpośrednia synteza cyfrowa może być zrealizowana przy wykorzystaniu procesora sygnałowego lub wyspecjalizowanego układu, co umożliwia generację prostszego sygnału (np. sinusoidalnego) ale o większej częstotliwości. Układ realizujący syntezę częstotliwości składa się z generatora cyfrowej fazy, generatora funkcji oraz przetwornika cyfrowo­
analogowego (rys. 4).
Generator cyfrowej fazy składa się z rejestru oraz sumatora. Są one połączone tak, że w każdym takcie pracy układu liczba przechowywana w rejestrze jest zwiększana o stałą wielkość. Przeniesienie z najstarszej pozycji rejestru jest ignorowane i cykl zliczania jest powtarzany. Jeśli rejestr ma długość B bitów i w każdym cyklu dodawana jest liczba N to rejestr przepełnia się średnio co N/2B taktów. Kolejne stany rejestru można interpretować jako kolejne próbki fazy generowanego przebiegu, przy czym kątom od 0 do 2 odpowiadają liczby od 0 do 2B. Częstotliwość sygnału wyjściowego wynosi wtedy:
N
f wy = f we
B
2
gdzie fwe jest częstotliwością taktowania układu. Rozdzielczość częstotliwościowa układu syntezy DDS wynosi zatem:
1  f = f we B
2
i raster częstotliwości jest tym drobniejszy im większa jest długość rejestru.
Generator funkcji zawiera pamięć ROM z zapisanymi próbkami przebiegu wyjściowego obejmującymi jeden okres funkcji (lub jego część, jeśli zastosowano dodatkowe układy konwersji). W typowych układach jest to przebieg sinusoidalny. Pamięć jest adresowana z wyjścia rejestru, a odczytane próbki sygnału są doprowadzane do przetwornika C/A.
Wyjściowy przetwornik cyfrowo­analogowy na podstawie dostarczonych próbek cyfrowych wytwarza wyjściowy sygnał analogowy. Zazwyczaj na jego wyjściu znajduje się filtr dolnoprzepustowy tłumiący składowe o częstotliwości większej niż połowa częstotliwości taktowania. Składowe te nie zawierają żadnej dodatkowej informacji.
Rozdzielczość przetwornika C/A określa stosunek sygnału do szumu na wyjściu układu(szum kwantowania) nie wpływając na rozdzielczość częstotliwości generowanego sygnału (zależnej od długości rejestru). Zazwyczaj przetwornik ma rozdzielczość od 8 od 12 bitów, podczas gdy typowe długości rejestru zawierają się w granicach od 24 od 64 bitów. Również przestrzeń adresowa pamięci ROM nie musi obejmować pełnej pojemności rejestru, do adresowania wykorzystuje się najbardziej znaczące bity rejestru.
Większość układów scalonych realizujących syntezę DDS jest wyposażona w dodatkowe układy(rejestry, sumatory) umożliwiające cyfrową modulację generowanego sygnału. Podstawowymi zaletami układu DDS są duża rozdzielczość częstotliwości oraz możliwość szybkiej zmiany generowanej częstotliwości, co jest szczególnie istotne w technice wojskowej. Do wad należy zaliczyć ograniczone pasmo częstotliwości i znaczny pobór mocy wynikający z dużej częstotliwości taktowania niemal wszystkich bloków 5
cyfrowych.
Częstotliwości taktowania układów DDS zrealizowanych w technologii CMOS osiągają kilkadziesiąt megaherców. Technologia bipolarna pozwala na osiągnięcie częstotliwości taktowania do kilkuset megaherców kosztem większego poboru mocy.
2. Opis badanego układu
Używany w ćwiczeniu układ syntezy częstotliwości został zbudowany z układów średniej skali integracji serii 74HC wykonanych w technologii CMOS. Zawiera on 16­bitowy generator cyfrowej fazy, złożony z sumatora binarnego oraz rejestru i taktowany częstotliwością 2.54MHz. Częstotliwość ta jest uzyskiwana przez podział częstotliwości generatora kwarcowego 5.12MHz przez 2. Układ pozwala na wygenerowanie sygnału sinusoidalnego z rastrem częstotliwości wynoszącym 39.0625Hz. Tablica funkcji zawiera pamięć EPROM, w której na 4096 bajtach zapisane zostały próbki jednego okresu sinusoidy. Przetwornik cyfrowo­analogowy ma rozdzielczość 8 bitów. Do obserwacji szumów kwantowania można ją zmniejszyć do 4 bitów odłączając najmniej znaczące linie danych. Na wyjściach układu syntezy dostępne są przebieg niefiltrowany oraz przebieg filtrowany dolnoprzepustowo w filtrze 5 rzędu o częstotliwości granicznej 1MHz.
Sumator
Rejestr
Tablica funkcji
Y=sin(X)
N
X
Przetwornik
cyfr./analog.
Y
C/A
Filtr dolno­
przepustowy
fwy
fwy
Rys. 3. Schemat blokowy układu bezpośredniej syntezy cyfrowej DDS
Układ wyposażony jest w prosty układ redukcji niepożądanych sygnałów poprzez podanie na wejście przeniesienia sumatora przebiegu o częstotliwości równej połowie częstotliwości taktowania rejestru. Ubocznym skutkiem działania tego układu jest przesunięcie generowanej częstotliwości o pół kroku w górę.
Programowanie częstotliwości pracy odbywa się poprzez ustawienie dodawanej w każdym cyklu liczby za pomocą zespołu 2 ośmiosekcyjnych włączników typu “DIP­switch”. Ustawienie włączników jest interpretowane jako 16­bitowa liczba binarna bez znaku, pozycji “OPEN” odpowiada zero logiczne. Najbardziej znacząca pozycja jest opisana na płytce. Dodatkowo istnieje możliwość podłączenia zewnętrznego sygnału sterującego bitem 11, co powoduje zmianę częstotliwości o 160kHz. 6
3 Zadania pomiarowe
Zadanie 1. Badanie układu PLL
Badany układ dołączyć do zasilacza o napięciu wyjściowym 15V.
W analizatorze widma ustawić częstotliwość środkową równą 10MHz i pasmo przemiatania wynoszące 20MHz. Poziom odniesienia ustawić na +10dBm. Wcisnąć przycisk “MARKER FUNCTION” i uaktywnić opcję pomiaru częstotliwości sygnału wskazanego kursorem ”Marker Count”.
Analizator widma dołączyć do wyjścia generatora VCO. Kabelek przejściowy 1
2
3
4
5
9
10
7
6
16 1
8
12
11
13
14
Rys. 4. Płytka laboratoryjnego układu syntezera PLL, 1 – generator częstotliwości odniesienia
2 – wejścia sterujące współczynnikiem podziału
3 – przełącznik programowania współczynnika podziału toru sprzężenia zwrotnego
4 – dzielnik programowany toru sprzężenia zwrotnego
5 – punkt kontrolny wejścia detektora fazy – sygnał sprzężenia zwrotnego
6 – dzielnik wstępny toru sprzężenia zwrotnego (preskaler)
7 – wyjście generatora VCO
8 – przełącznik programowania współczynnika podziału toru częstotliwości odniesienia
9 ­ dzielnik programowany toru częstotliwości odniesienia
10 ­ punkt kontrolny wejścia detektora fazy – sygnał częstotliwości odniesienia
11 – detektor fazy
12 – filtr pętli
13 – punkt kontrolny – wejście generatora VCO
14 – generator sterowany napięciem ­ VCO
7
dołączyć do płytki, tak aby zielony przewód (sygnałowy) był połączony ze stykiem gorącym oznaczonym na płytce czarną kropką. Zasada ta odnosi się to także do innych połączeń wykonywanych w dalszych punktach.
1.1. Pomiary charakterystyki generatora VCO
Do punktu kontrolnego na wejściu generatora VCO dołączyć woltomierz (multimetr) oraz równolegle zasilacz napięcia stałego. Zmierzyć charakterystykę zależności częstotliwości sygnału wyjściowego generatora od podawanego napięcia w zakresie od 1 do 15V. Sporządzić wykres uzyskanej zależności. Wyznaczyć charakterystykę zależności nachylenia charakterystyki generatora VCO od napięcia wejściowego.
1.2. Pomiar zakresu synchronizacji pętli
W układzie pomiarowym jak poprzednio odłączyć zasilacz, pozostawiając jedynie woltomierz. Zmieniając współczynnik podziału w torze sprzężenia zwrotnego (N) znaleźć minimalną i maksymalną wartość współczynnika podziału, dla której pętla jest w stanie synchronizacji (dioda LED nie świeci się). Dla obu przypadków odczytać wartość napięcia na wejściu generatora VCO i częstotliwość sygnału wyjściowego. Uzyskane wielkości graniczne zaznaczyć na wykresie uzyskanym w poprzednim punkcie. Określić wartości graniczne zakresu częstotliwości sygnału wyjściowego wynikające z zastosowanych dzielników w torze sprzężenia zwrotnego.
Jakie czynniki ograniczają zakres synchronizacji pętli PLL? Które z nich są decydujące w tym układzie?
1.3. Obserwacja sygnałów na wejściach detektora fazy
Do punktów kontrolnych obydwu wejść detektora fazy (wejście sygnału odniesienia i wejście sygnału sprzężenia zwrotnego) dołączyć oscyloskop dwukanałowy. Wyzwalanie podstawy czasu zsynchronizować z przebiegiem na wejściu sygnału odniesienia. Porównać częstotliwości obydwu sygnałów i zbadać przesunięcie fazy pomiędzy nimi. Naszkicować przebiegi sygnałów na obydwu wejściach dla pętli w stanie synchronizacji i dla pętli niezsynchronizowanej.
1.4. Pomiar charakterystyk dynamicznych pętli
Do wejścia “1" sterującego najmniej znaczącym bitem współczynnika podziału dzielnika sprzężenia zwrotnego (N) dołączyć generator sygnału m. cz. (wyjście “AUX OUT”) i ustawić częstotliwość sygnału pobudzającego około 100Hz. Do punktu kontrolnego wejścia generatora VCO dołączyć oscyloskop. Do synchronizacji oscyloskopu wykorzystać przebieg z wyjścia “AUX OUT” generatora, podając go na wejście “EXT” oscyloskopu. Współczynnik podziału dzielnika sprzężenia zwrotnego ustawić na 128.
Uwaga: Przełącznik nr 8 musi być w położeniu “OPEN”!
Zaobserwować przebieg napięcia na wejściu generatora VCO. Przebieg ten można 8
potraktować jako odwzorowanie chwilowej częstotliwości generatora VCO (alternatywą jest wykorzystanie opcji demodulacji częstotliwości w analizatorze widma). Określić charakter przebiegu (oscylacyjny, aperiodyczny) i oszacować czas ustalania się częstotliwości wyjściowej pętli.
Sprawdzić czy czas ten zmieni się, jeśli fala prostokątna zostanie podana do wejścia sterującego “16", zmieniającego współczynnik N o 16. Uwaga: w tym teście przełącznik nr 4 musi być w położeniu “OPEN”.
Sprawdzić jak czas ustalania się odpowiedzi pętli PLL (dla zmiany współczynnika N o 1) zmieni się dla częstotliwości bliskich minimalnej i maksymalnej częstotliwości zakresu synchronizacji pętli.
Który z czynników wpływających na odpowiedź impulsową pętli PLL ulega zmianie w trakcie przestrajania pętli?
1.5. Obserwacja widma sygnału wyjściowego pętli Współczynnik podziału w pętli ustawić na wybraną wielkość w zakresie synchronizacji pętli. Zaobserwować harmoniczne sygnału generatora VCO (w razie potrzeby rozszerzyć zakres przemiatania analizatora) i określić ich poziomy względem prążka podstawowego.
Częstotliwość środkową analizatora widma dostroić do częstotliwości pracy pętli (np wykorzystując funkcje “PEAK SEARCH” i “Marker CF”), zmniejszyć zakres przemiatania analizatora do około 30kHz. Aby widmo było rysowane płynniej, można wyłączyć opcję pomiaru częstotliwości sygnału wskazanego kursorem. Naszkicować kształt uzyskanego widma. Zaobserwować prążek główny i prążki wywołane przenikaniem sygnału porównania fazy (częstotliwość 10kHz) oraz “wstęgi boczne” wywołane szumami fazowymi generatora VCO. Określić ich poziomy względem poziomu prążka głównego korzystając z funkcji “Marker ”. Na wykresie widma zaznaczyć pasmo częstotliwości o szerokości równej pasmu przenoszenia pętli (500Hz) w obu kierunkach od prążka głównego.
Który z bloków pętli jest podstawowym źródłem szumów w paśmie pracy pętli a który poza nim?
Zadanie 2. Badanie układu DDS
Badany układ dołączyć do zasilacza o napięciach wyjściowych +15V i ­15V.
2.1. Obserwacja sygnału wyjściowego układu DDS
Do wyjścia niefiltrowanego dołączyć oscyloskop. Ustawić niską częstotliwość wyjściową rzędu kilkuset herców. Obejrzeć i naszkicować przebieg czasowy sygnału na wyjściu przetwornika C/A. Zaobserwować dyskretny charakter sygnału. Przełączyć oscyloskop do wyjścia filtrowanego i porównać charakter sygnału z obserwowanym na 9
1
2
3
4
5
12
6
11
7
10
9
8
Rys. 5. Płytka laboratoryjnego układu syntezy DDS
1 – generator częstotliwości wzorcowej
2 – wejście sterujące częstotliwością
3 – przełączniki programowania częstotliwościach
4 – sumator
5 – rejestr
6 – pamięć ROM – generator funkcji
7 – przetwornik C/A
8 – wyjście niefiltrowane
9 – filtr dolnoprzepustowy
10 – wyjście filtrowane
wyjściu niefiltrowanym. Obserwacje powtórzyć po ustawieniu częstotliwości sygnału bliskiej 1MHz.
Zmienić liczbę programującą pętli na większą od 32768. Jak zachowuje się częstotliwość sygnału wyjściowego przy zmianie liczby programującej w zakresie 32768­
65535?
Ustawić liczbę programującą na 1. Zaobserwować generację sygnału o częstotliwości minimalnej. Zmierzyć tą częstotliwość i porównać z wielkością teoretyczną.
2.2. Obserwacja widma sygnału wyjściowego
Do wyjścia niefiltrowanego dołączyć analizator widma. W analizatorze widma ustawić częstotliwość środkową równą 2MHz i pasmo przemiatania wynoszące 4MHz. Poziom odniesienia ustawić na +10dBm. Wcisnąć przycisk “MARKER FUNCTION” i uaktywnić opcję pomiaru częstotliwości sygnału wskazanego kursorem ”Marker Count”. Układ DDS ustawić na częstotliwość w zakresie 100­300kHz.
10
Naszkicować uzyskane widmo. Zaobserwować prążek główny sygnał, parę prążków skupionych wokół częstotliwości taktowania układu (2.56MHz), nieco niższe prążki na częstotliwościach harmonicznych i kombinacyjnych oraz tło szumów kwantowania.
Zmierzyć częstotliwość prążka głównego i porównać z obliczoną na podstawie ustawionej liczby programującej.
Określić odstęp sygnału użytecznego od najbardziej znaczących składowych niepożądanych.
Przełączyć analizator na wyjście filtrowane i zaobserwować działanie filtru dolnoprzepustowego.
Zmniejszyć ilość bitów sygnału doprowadzonego do przetwornika C/A i zaobserwować wzrost poziomu tła szumów.
Jaki parametr zależy od długości słowa rejestru, a jaki od długości słowa wejściowego przetwornika C/A?
2.3. Obserwacja zjawisk dynamicznych w układzie DDS
Do wejścia sterującego częstotliwością podać sygnał prostokątny, analogicznie jak w zadaniu 1.4, można jednak zwiększyć częstotliwość do kilku kiloherców. Ustawić częstotliwość wyjściową w zakresie kilkunastu kiloherców. Uwaga: wyłącznik “5" w bardziej znaczącym “DIP­switch”­u musi pozostać otwarty. Do wyjścia filtrowanego dołączyć oscyloskop. Podstawę czasu oscyloskopu zsynchronizować z przebiegiem podawanym z generatora. Zaobserwować zmiany częstotliwości przebiegu wyjściowego. Czy daje się zaobserwować opóźnienie bądź inne stany przejściowe w sygnale wyjściowym? Czy układ DDS zapewnia ciągłość fazy przy zmianie częstotliwości?
Zadanie 3.
Porównać następujące parametry pętli PLL i układu DDS:∙
­ częstotliwość wyjściowa i zakres przestrajania,∙
­ rozdzielczość częstotliwości (krok przestrajania),∙
­ czas ustalania się częstotliwości sygnału wyjściowego,∙
­ złożoność układu (część cyfrowa i analogowa).
11