Przykładowe zadania na kolokwium nr 1

TM zadania przykładowe Kolokwium 1
(1) Zminimalizować funkcję boolowską daną poniższą tablicą Karnaugh'a:
x1x0
x3x2
x
1
0
1
0
1
x
0
1
0
0
x
1
x
1
1
Narysować schemat logiczny (minimalizacja
względem jedynek, bramki NAND)
(2) Zminimalizować funkcję boolowską daną poniższą tablicą Karnaugh'a:
x1x0
x3x2
0
1
x
0
1
x
1
0
0
0
1
x
x
1
0
0
Narysować schemat logiczny (minimalizacja
względem zer, bramki NOR)
(3) Zaprojektować licznik synchroniczny (4) Narysować połączenia układu wejściowego z 8-bitową
działający według poniższego grafu
magistralą mikroprocesora (A0 – A7), dla których adres
(przerzutniki D lub JK, kodowanie
układu jest równy 37H.
naturalne):
0
6
2
5
3
1
A0
A0
A1
A2
A1
A2
A3
4
A4
A5
E1
E2
A6
7
Projekt powinien obejmować
następujące składniki: tablica
przejść, zakodowana tablica przejść,
synteza funkcji wzbudzeń, schemat
logiczny.
E3
A7
I OR
1
O0
O1
O2
O3
O4
O5
O6
O7
CE REG
(5) Zaprojektować licznik synchroniczny działający według poniższego grafu (przerzutniki D lub JK,
kodowanie naturalne):
Projekt powinien obejmować następujące składniki: tablica przejść,
zakodowana tablica przejść, synteza funkcji wzbudzeń, schemat
logiczny.
(6) Zrealizować, za pomocą multipleksera 8:1, podaną funkcję 4-ch zmiennych. Narysować schemat realizacji
(7) Funkcję
skróconego.
X3
X2
X1
X0
Y
0
0
0
0
0
0
0
1
1
0
0
0
0
0
1
1
0
1
1
0
0
0
1
1
0
0
0
1
1
1
0
0
1
1
1
1
0
1
0
1
1
1
0
0
0
0
0
1
0
1
1
1
0
0
1
1
0
1
1
0
1
1
1
1
0
0
0
1
0
1
1
1
1
1
1
1
0
1
0
0
przedstawić w formie tablicy prawdy, postaci kanonicznej sumy i zapisu
(8) Zaprojektować układ logiczny 4-wejściowy przyjmujący wartość 0 na wyjściu, gdy liczba jedynek na
wejściach jest nieparzysta. Narysować schemat logiczny zaprojektowanego układu (bramki NAND).
2
(9) Narysować pełny graf poniższego układu z rejestrem przesuwającym 4-bitowym (przesuw w lewo).
Rejestr
(10) Narysować pełny graf poniższego układu z rejestrem przesuwającym 4-bitowym (przesuw w lewo).
Rejestr
(11) Narysować pełny graf poniższego automatu.
3
(12) Narysować pełny graf poniższego automatu.
J
x
K
J
K
SET
CLR
SET
CLR
Q
A
y
Q
Q
B
Q
(13) Uzupełnić poniższy diagram czasowy dla przerzutnika typu zatrzask wyzwalanego wysokim poziomem
(wyjście QL) i przerzutników wyzwalanych narastającym zboczem: D (wyjście QD), T (wyjście QT ) oraz
JK (wyjście QJK). Dwukrotnie umieszczono ten sam rysunek, by w przypadku błędnego wprowadzenia
odpowiedzi ułatwić jej korekcję.
CLK
D, T, J
K
QL
QD
QT
QJK
CLK
D, T, J
K
QL
QD
QT
QJK
(14) Uzupełnić poniższy diagram czasowy dla schematów zamieszczonych poniżej.
4
X
CLK
X
CLK
X
CLK
X
CLK
X
CLK
X
CLK
X
CLK
X
CLK
D
Q1
Y1
CLK
D
Q2
Y2
L
D
Q1
Y1
CLK
D
Q2
Y2
L
D
Q1
Y1
CLK
D
Q2
Y2
L
D
Q1
Y1
CLK
D
L
Q2
Y2
CLK
X
Q1
Y1
Q2
Y2
CLK
X
Q1
Y1
Q2
Y2
CLK
X
Q1
Y1
Q2
Y2
CLK
X
Q1
Y1
Q2
Y2
CLK
X
Q1
Y1
Q2
Y2
CLK
X
Q1
Y1
Q2
Y2
CLK
X
Q1
Y1
Q2
Y2
CLK
X
Q1
Y1
Q2
Y2
5