Bramki logiczne MOS

Transkrypt

Bramki logiczne MOS

Ogólny schemat inwertera MOS
Obciążenie
Vi
Vo
Sterowanie
Katedra Mikroelektroniki i Technik Informatycznych PŁ
Rodzaje cyfrowych układów
scalonych MOS
Układy cyfrowe MOS
PMOS
z obciążeniem
zubożanym
CMOS
NMOS
z obciążeniem
wzbogacanym
statyczne
BiCMOS
dynamiczne
Bramki NMOS
VGG
TL
TD
Vi
VDD
TL
Vo
CL
z obciążeniem typu
wzbogacanego
TD
Vi
VDD
Vo
CL
z obciążeniem typu
zubożanego
Bramki NMOS
z obciążeniem typu wzbogacanego
Vo
Vo
VDD
VDD
2
2
(VGG-VTL)
(VGG-VTL)
wyłączanie
1
1
załączanie
VTD
.
Vi
t
1. VGG<VDD+VTL - tranzystor obciążajacy pracuje w zakresie nasycenia
2. VGG≥VDD+VTL - tranzystor obciążajacy pracuje w zakresie nienasycenia
Bramki logiczne NMOS
- NAND i NOR
TL
VDD
TL
Y
VDD
A1
Y
A2
A1
A2
An
An
Inwerter CMOS
TL
VDD
PMOS
Vi
Vo
TD
CL NMOS
Charakterystyka przejściowa i prąd
inwertera CMOS
Vo
A
B
C
D
E
IDS =IDSn =IDSp
VDD
C
Vi
VTn
Vinv
VDD +VTp VDD
Vi
VTn
Vinv
VDD +VTp VDD
Opóźnienia wnoszone przez
inwerter CMOS
Vi
VDD
T2
VDD/2
Vo
Cgd2
t
tdHL
tdLH
Vi
Cgd1
VDD
VDD/2
T1
VDD
Cg4
Cdb2
Cdb1
VDD
T4
Vo
Cw
T3
Cg3
t
Obliczanie czasów opóźnień
tdHL i tdLH
IDN
VDD
Vo
T1
C
Vi
0
VDD/2
t
Vi
VDD
T2
0
VDD
t
IDP
0
tdHL
t
0
tdLH
t
VDD
Vo V /2
DD
C
Ogólny schemat bramki CMOS
A
B
C
Siec
podciągająca
Y
A
B
C
Siec
ściągająca
Schematy sieci ściągających
w bramkach CMOS
Y
Y
A
A
Y
B
A
Y=AB
B
Y=A+B
C
B
Y=AB+C
Schematy sieci podciągających
w bramkach CMOS
A
B
A
A
Y
B
B
C
Y
Y=AB
Y=A+B
Y
Y=AB+C
Bramki CMOS: NAND i NOR
A
B
A
Y=AB
Y=A+B
B
Dobór szerokości tranzystorów
w bramkach CMOS
A
4µw
B
4µw
C
4µw
D
4µw
2µw
A
2µw
B
2µw
C
Y=AB+C
A
Y=A+B+C+D
2w
C
A
w
B
w
C
w
D
w
B
w
2w
Tranzystor NMOS jako klucz
Vin,Vout
VDD
VDD-VTn
in
out
VSS
C
Vin
Vout
CL
0
t
Tranzystor PMOS jako klucz
Vin,Vout
C
in
VDD
VDD
out
Vin
Vout
CL
|VTp|
0
t
Bramka transmisyjna CMOS
C
C
C
VDD
in
out
in
out
in
out
VSS
C
C
C
Dwuwejściowy multiplekser
z bramek transmisyjnych
C
A
C
Y=CA+CB
B
C
Inwerter trójstanowy
C
C
C
in
out in
out
C
in
out
C
C
Przerzutnik D wyzwalany
poziomem
C
D
Q
C
C
A
B
Q
C
D
Q
C
Q
C
D
Q
Topografia tranzystorów NMOS i PMOS
Dyfuzja typu n+
Podłoże typu p
NMOS
Studnia typu n
PMOS
Dyfuzja typu p+
Ścieżka polikrzemowa
Topografia inwertera CMOS
Polaryzacja studni
Kontakt
Metalizacja
OUT
GND
VDD
IN
Polaryzacja podłoża
Topografia układu scalonego
Wewnętrzne pierścienie masy i zasilania
Pad zasilania
Pierścienie masy i zasilania
Pad wyjściowy
Pad wejściowy
Kanał rutingowy
Pad masy
Rząd komórek standardowych
Kanał rutingowy
Ścieżki masy i zasilania
Kanał rutingowy
Rząd komórek standardowych
Komórka standardowa inwertera
Szyna zasilania
Polaryzacja studni
(kontakt do n+)
Studnia n
Dyfuzja p+
Bramka tranzystora PMOS
Kontakt do
polikrzemu
Kontakt do dyfuzji
Wejście
(metal 2)
Wyjście (metal 2)
Bramka tranzystora NMOS
Dyfuzja n+
Polaryzacja podłoża
(kontakt do p+)
Szyna masy
Komórki standardowe inwertera
Komórki NAND i NOR
Przerzutniki
Reguły projektowania
r203
r101
r202
P+ diff
P+ diff
r102
Wyspa N-
Wyspa NPodłoże P-
r201
nwell
r204
N+ diff
r303
P+diff
r304
r403
nwell
r402
r301
r302
metal
r401
r304
N+diff
contact
r405
r404
r305
N+diff
poly
Reguły projektowania
r604
r501
metal 1
r602
r502
via
metal 1
metal2
r601
r603
contact
r701
r803
metal2
r702
metal2
PAD
r802
r801

Bramki logiczne MOS

Transkrypt

Podobne dokumenty

Wyklad 4

Parametry ukladow cyfrowych

11.Zasady projektowania komórek standardowych

mgr inż. Janusz Ptak

Dyrektor Jerzy Goraziński Zastępca Dyrektora Robert Pardela

Pytania na egzamin z dydaktyki informatyki - BK-S

Ośla łączka

Informatyka w biznesie i administracji