docWyklad 4
download 
Reklamacja Transkrypt
Wyklad 4
2 RODZINY TECHNOLOGII MOS Względnie prosta technologia nie wymagająca złożonych izolacji między elementami BIPOLARNA ewolucj a dobre własności pod względem szybkości przełączania niski poziom szumu zastosowanie w układach analogowych CMOS nie pobiera praktycznie mocy w stanie spoczynku Technologia BiCMOS Katedra Mikroelektroniki i Technik Informatycznych PŁ Definicja marginesów szumów określenie dopuszczalnego napięcia szumu na wejściu tak aby wyjście nie było zakłócone V o VDD nachylenie= -1 VOH NMH VIH NM = -V VOHIH − VIL NM H OH H=V Różnica między min ampl.sygnału wyj bramki sterującej a min napięciem wej bramki obciążanej VIL NML NM L = VIL − VOL NM L=VIL-VOL VOL 0 VOH VOL VIL VIH VDD Katedra Mikroelektroniki i Technik Informatycznych PŁ Vo VOH Różnica między min ampl.sygnału wyj bramki sterującej a min napięciem wej bramki obciążanej NMH NMH=VOH-VIH NML NML=VIL-VOL VI VIH VIL VOL Out bramki 1 In bramki 2 Katedra Mikroelektroniki i Technik Informatycznych PŁ Ogólny schemat inwertera MOS VDD Obciążenie Load - L Vi Vo Sterowanie Drive - D Katedra Mikroelektroniki i Technik Informatycznych PŁ Rodzaje cyfrowych układów scalonych MOS Układy cyfrowe MOS PMOS z obciążeniem zubożanym CMOS NMOS z obciążeniem wzbogacanym statyczne BiCMOS dynamiczne Katedra Mikroelektroniki i Technik Informatycznych PŁ Inwerter CMOS VDD TL PMOS Vi Vo TD CL NMOS Katedra Mikroelektroniki i Technik Informatycznych PŁ Charakterystyka przejściowa i prąd inwertera CMOS Vo A B C D E IDS =IDSn =IDSp VDD P- nasyc N- nasyc P-ON N-OFF P-ON N-nasyc P-nasyc N-ON C P-OFF N-ON Vi VTn Vinv VDD +VTp VDD Vi VTn Vinv VDD +VTp VDD Katedra Mikroelektroniki i Technik Informatycznych PŁ Ogólny schemat bramki CMOS A B C Siec podciągająca Y A B C Siec ściągająca Katedra Mikroelektroniki i Technik Informatycznych PŁ Schematy sieci ściągających w bramkach CMOS Y Y A A Y B A Y=AB B Y=A+B C B Y=AB+C Katedra Mikroelektroniki i Technik Informatycznych PŁ Schematy sieci podciągających w bramkach CMOS A B A A Y B B C Y Y=AB Y=A+B Y Y=AB+C Katedra Mikroelektroniki i Technik Informatycznych PŁ Bramki CMOS: NAND i NOR A B A Y=AB Y=A+B B Katedra Mikroelektroniki i Technik Informatycznych PŁ Dobór szerokości tranzystorów w bramkach CMOS A 4µw B 4µw C 4µw D 4µw 2µw A 2µw B 2µw C Y=AB+C A Y=A+B+C+D 2w C A w B w C w D w B w 2w Katedra Mikroelektroniki i Technik Informatycznych PŁ Opóźnienia wnoszone przez inwerter CMOS Vi VDD T2 VDD/2 Vo Cgd2 t tdHL tdLH Vi Cgd1 VDD VDD/2 T1 VDD Cg4 Cdb2 Cdb1 VDD T4 Vo Cw T3 Cg3 t Katedra Mikroelektroniki i Technik Informatycznych PŁ Obliczanie czasów opóźnień tdHL i tdLH IDN VDD Vo T1 C Vi 0 VDD/2 t Vi VDD T2 0 VDD t IDP 0 tdHL t 0 tdLH t VDD Vo V /2 DD C Katedra Mikroelektroniki i Technik Informatycznych PŁ Tranzystor NMOS jako klucz Vin,Vout VDD VDD-VTn in out VSS C Vin Vout CL 0 t Katedra Mikroelektroniki i Technik Informatycznych PŁ Tranzystor PMOS jako klucz Vin,Vout C in VDD VDD out Vin Vout CL |VTp| 0 t Katedra Mikroelektroniki i Technik Informatycznych PŁ
