Rozwiązania zadań dla grupy elektrynczo

XXXV OLIMPIADA WIEDZY TECHNICZNEJ
Zawody III stopnia
Rozwi¡zania zada« dla grupy elektryczno-elektronicznej
Rozwi¡zanie zadania 1
Analizuj¡c cykl pracy urz¡dzenia przebiegi czasowe sygnaªów wyj±ciowych czujników pomiarowych S 1 i S 2 oraz sygnaªów zaª¡czaj¡cych zespoªy nap¦dowe MOT 1 i MOT 2 b¦d¡ jak
na rys.1.
t
S2
Tabela prawdy
S1 S2 MOT1 MOT2
S1
t
MOT2
t
MOT1
t
0
0
0
0
1
1
0
1
1
0
1
1
0
0
1
1
Rys.1. Przebiegi czasowe i tabela prawdy
Wypeªniaj¡c tabel¦ prawdy otrzymuje si¦ rozwi¡zanie w postaci:
MOT 2 = S 1 + S 2 = S 1 + S 2 = S 1 S 2 ;
MOT 1 = MOT 2 :
Schemat logiczny realizuj¡ce obie funkcje przedstawiono na rys.2.
MOT2
S1
MOT1
S2
Rys.2. Realizacja ukªadu przy u»yciu bramek NAND
1
Sygnaª blokady B = 0, który w razie awarii b¦dzie natychmiast wyª¡czaª oba ukªady nap¦dowe, uwzgl¦dniono na rys.3.
S1
MOT1
S2
B
S1
S2
MOT2
Rys.3. Realizacja ukªadu sterowania przy u»yciu bramek NAND z uwzgl¦dnieniem sygnaªu
blokady B = 0
Rozwi¡zanie zadania 2
Na rys.1a. przedstawiono diagram impulsów steruj¡cych ª¡cznikami S1 , S2 , S3, S4. Na
diagramie zaznaczono stany pracy falownika. Poniewa» na zaciskach odbiornika R0 napi¦cie
wyst¡pi tylko w stanach aktywnych A to chwilowe napi¦cie u0 b¦dzie miaªo przebieg jak na
rys.1.b.
Rys.1. Przebiegi sygnaªów w falowniku,
a) Diagram impulsów steruj¡cych ª¡cznikami S1 , S2 , S3, S4 i stany pracy falownika,
b) Przebieg chwilowego napi¦cia wyj±ciowego falownika
2
Warto±¢ maksymaln¡ UM napi¦cia u0 mo»na obliczy¢ wyznaczaj¡c wspóªczynnik D.
W czasie t = T (T = 200 s) wystepuj¡ 4 stany zwarcia tZ = 20 s, rys.1.a .
Caªkowity czas zwarcia za okres T jest równy:
tZC = 4 tZ = 4 20 = 80 s,
tZC 80
D=
=
= 0; 4 ;
T
200
1 D
1 0; 4
UM = 2 E 1 2 D = 2 100 1 2 0; 4 = 600 V.
Warto±¢ ±redni¡ napi¦cia u0 za okres 2 T mo»na obliczy¢ z zale»no±ci:
UAV (2T ) 2 T = 4 UM tA ;
gdzie tA = 20 s,
2 UM tA
2 600 20
= 120 V.
T
200
Warto±¢ ±redni¡ napi¦cia u0 za okres 4 T jest równa 0 V.
Warto±¢ skuteczn¡ (±redni¡ kwadratow¡) U napi¦cia wyj±ciowego u0 falownika mo»na obliczy¢ z zale»no±ci:
2 t ;
U 2 T = 2 UM
A
UAV (2T ) =
=
v
u
s
2 tA
u
2 20
t
U = UM
= 600 = 268 V.
T
200
Z rys.1b. wynika, »e okres pierwszej harmonicznej napi¦cia wyj±ciowego falownika u0 jest
równy Tf = 800 s. Zatem cz¦stotliwo±¢ ff mo»na obliczy¢ ze wzoru:
1
ff = T1 =
= 1250 Hz.
6
f 800 10
3
Rozwi¡zanie zadania 3
Z danych zadania wynika, »e Up1 = 5000 V, Up2 = 400 V.
Moc znamionowa SN transformatora to moc pozorna dostarczona do odbiornika.
SN = S2 = 3 Uf 2 If 2 ;
Up2 400
Uf 2 = p = p 230 V,
3
3
S2
4000
If 2 =
=
5; 8 A.
3 Uf 2 3 230
Moc czynna dostarczana do odbiornika jest równa:
P2 = S2 cos '2 = 4000 0; 8 = 3200 W.
Moc czynna P1 dostarczona do transformatora jest wi¦ksza od mocy P2 o moc strat P .
P2 3200
P1 = P2 + P = =
= 3440 W.
0; 93
!
!
1
1
P = P1 P2 = P2
1 = 3200 0; 93 1 240 W.
Moc pozorna S1 po stronie pierwotnej transformatora jest równa:
S1 =
Poniewa»
to
P1
3440
=
= 4145 VA.
cos '1 0; 83
S1 = 3 Uf 1 If 1 ;
Up1 5000
Uf 1 = p = p 2887 V,
3
3
S1
If 1 = 3 U = 3 4145
0; 48 A.
2887
f1
Maj¡c do dyspozycji dwa transformatory o grupie poª¡cze« Yy0 i Yd0 mo»na zbudowa¢:
prostownik trójpulsowy i sze±ciopulsowy, dwa niezale»ne prostowniki sze±ciopulsowe lub jeden
prostownik dwunastopulsowy.
4
Rozwi¡zanie problemu technicznego
A0
A7
AD7
Zatrzask
8282
AD0
EPROM
2kx8
D7
+5V
D0
4k7
2
A9
A0
1
CE
CS
STB
A10
A
Y0
A11
A12
A13
B
C
E1
Y1
Y2
Y3
A14
A15
E2
E3
4
Dekoder
74LS
138
OE
3
AND
CS
Y4
Y5
Y6
Y7
D7
D0
R W
XTAL1
6
+5V
OE
4k7
9
14 ALE
Mikroprocesor
80C51
XTAL2
P1.6/WR
P1 P1.7/RD
7
EA
D7
P3
A0
5 PSEN
P0
RESET
A9
RAM
1kx8
D0
P2
D7
74LS
244
WY
D0
4k7
1G
8
10
2G
+5V
AND 12
4k7
11
NAND 13
OC
EN
D7
D0
74LS
373
Rys.1. Bª¦dy wyst¦puj¡ce na schemacie z zadania
5
D7
D0
WE
Na rys.1 zaznaczono wyst¦puj¡ce na schemacie bª¦dy:
1.
2.
3.
4.
5.
6.
7.
8.
9.
10.
11.
12.
Pin CE ÿzatrzasku" 8282 powinien by¢ poª¡czony z mas¡.
EPROM wymaga bitu adresowego A10.
Do bramki powinny dochodzi¢ sygnaªy wyj±ciowe dekodera Y0 i Y1.
Bit A15 ma by¢ równy 0, wi¦c na wej±ciu E3 potrzebny jest negator.
Do sterowania ÿzatrzaskiem" sªu»y sygnaª ALE, a nie sygnaª PSEN.
Zamieniono miejscami oznaczenia bram P0 i P2.
Zamieniono miejscami bramy P1 i P3.
Pin EA powinien by¢ poª¡czony z mas¡.
Pin OE pami¦ci RAM powinien by¢ sterowany sygnaªem RD.
Zamieniono miejscami symbole bram WE i WY oraz kierunki przepªywu danych.
Pin OC ukªadu 74LS373 powinien by¢ poª¡czony z mas¡.
Sygnaªy Y3 i RD s¡ aktywne w stanie zero, wi¦c ich iloczyn nale»y uformowa¢ bramk¡
OR.
13. Sygnaªy Y3 i WR s¡ aktywne w stanie zero, wi¦c negacj¦ ich iloczynu nale»y uformowa¢
bramk¡ NOR.
14. Do sterowania zewn¦trznej pami¦ci programu sªu»y sygnaª PSEN a nie sygnaª ALE.
Prawidªowy schemat zaprojektowanego bloku pami¦ci zewn¦trznych z bram¡ wej±ciow¡
i bram¡ wyj±ciow¡ przedstawiono na rys.2.
6
A0
A7
AD7
Zatrzask
8282
AD0
EPROM
2kx8
D7
D0
A10
A0
CE
OE
CS
STB
A10
A
Y0
A11
A12
A13
B
C
E1
Y1
Y2
Y3
A14
A15
E2
E3
Dekoder
74LS
138
AND
CS
Y4
Y5
Y6
Y7
D7
A9
RAM
1kx8
D0
R W
A0
OE
ALE
P2
RESET
PSEN
Mikroprocesor
XTAL1 80C51
XTAL2
P3.6/WR
P3
P3.7/RD
EA
D7
D0
P0
P1
AD0
D7
74LS
244
D0
WE
AD7
1G
2G
EN
OC
OR
NOR
D7
D0
74LS
373
D7
WY
D0
Rys.2. Prawidªowy schemat bloku pami¦ci zewn¦trznych z bram¡ wej±ciow¡ i bram¡ wyj±ciow¡
7