Agenda szkolenia VHDL

1. Harmonogram - Dzień pierwszy
Dzień pierwszy:
Godzina
9:00 – 9:15
9:15 – 9:55
9:55 – 10:00
10:00 – 10:35
10:35 – 10:50
10:50 – 11:05
11:05 – 12:00
12:00 – 12:30
12:30 – 13:00
13:00 – 13:05
13:05 – 13:50
13:50 – 14:05
14:05 – 14:20
14:20 – 14:30
14:30 – 14:40
14:40 – 14:45
14:45 – 15:15
15:15 – 15:45
15:45 – 15:50
15:50 – 16:20
16:20 – 16:50
16:50 – 17:00
Opis
Wprowadzenie do szkolenia
Układy FPGA
Przerwa
Język VHDL
Metody testowania modelu HDL
Przerwa kawowa
Narzędzie symulacji – ALDEC Active HDL
Lunch
Narzędzie symulacji – ModelTech ModelSIM
Przerwa
Podstawowe Elementy języka VHDL
Przerwa kawowa
Typy danych
Operatory i podstawowe wyrażenia
Ćwiczenie praktyczne-projekt dekodera 1 z 10
Przerwa
Ćwiczenie praktyczne do samodzielnej realizacji : dekoder BCD-to-7SEG
Ćwiczenie praktyczne : bufor trójstanowy
Przerwa
Ćwiczenie praktyczne do samodzielnej realizacji : prosta magistrala
dwukierunkowa
Ćwiczenie praktyczne do samodzielnej realizacji : multiplekser 4-to-1
Podsumowanie dnia
1
2. Harmonogram - Dzień drugi
Dzień drugi:
Godzina
9:00 - 9:30
9:30 – 9:45
9:45 – 9:50
9:50 – 10:05
10:05 – 10:15
10:15 – 10:25
10:25 – 10:40
10:40 – 11:10
11:10 – 11:15
11:15 – 12:00
12:00 – 12:30
12:30 -12:40
12:40 – 12:50
12:50 – 13:30
13:30 – 13:45
13:45 – 14:25
14:25 – 14:35
14:35 – 14:40
14:40 – 14:50
14:50 – 15:20
15:20 – 15:25
15:25 – 15:35
15:35 – 15:45
15:45 – 16:30
16:30 – 16:35
16:35 – 16:50
16:50 – 17:00
Opis
Procesy
Atrybuty w VHDL
Przerwa
Sekwencyjne konstrukcje sterujące : if-then-else
Ćwiczenie praktyczne : przerzutnik FDR
Ćwiczenie praktyczne : przerzutnik FRD
Przerwa kawowa
Ćwiczenie praktyczne do samodzielnej realizacji : przerzutnik FRDSE
Przerwa
Ćwiczenie praktyczne do samodzielnej realizacji : licznik arytmetyczny
Lunch
Sekwencyjne konstrukcje sterujące : case-when
Ćwiczenie praktyczne : licznik Greya
Ćwiczenie praktyczne do samodzielnej realizacji : prosta jednostka ALU
Przerwa kawowa
Ćwiczenie praktyczne do samodzielnej realizacji : programowalny rejestr
przesuwny
Sekwencyjne konstrukcje sterujące : pętla for
Przerwa
Ćwiczenie praktyczne : detekcja kombinacji w wektorze bitowym
Ćwiczenie praktyczne do samodzielnej realizacji : generator bitu parzystości
Przerwa
Sekwencyjne konstrukcje sterujące :pętla while
Sekwencyjne konstrukcje sterujące : exit
Ćwiczenie praktyczne do samodzielnej realizacji : sekwencyjne przetwarzanie
równoległych wektorów
Przerwa
Ćwiczenie praktyczne do samodzielnej realizacji : stymulator oparty na pętli while
Podsumowanie dnia
2
3. Harmonogram - Dzień trzeci
Dzień trzeci:
Godzina
9:00 – 9:30
9:30 – 9:45
9:45 – 9:50
9:50 – 10:35
10:35 – 10:50
10:50 – 11:10
11:10 – 12:00
12:00 – 12:30
12:30 – 12:50
12:50 – 13:00
13:00 – 13:05
13:05 – 13:50
13:50 – 14:05
14:05 – 14:35
14:35 – 14:45
14:45 – 14:50
14:50 – 15:35
15:35 – 15:45
15:45 – 15:50
15:50 – 16:05
16:05 – 16:35
16:35 – 16:40
16:40 – 16:50
16:50 – 17:00
Opis
Maszyny stanów
Ćwiczenie praktyczne :4-stanowa maszyna stanów
Przerwa
Ćwiczenie praktyczne do samodzielnej realizacji : miernik częstotliwości
Przerwa kawowa
Hierarchiczność i projekty złożone
Ćwiczenie praktyczne do samodzielnej realizacji : licznik arytmetyczny z
dekoderami 7SEG i selektorem wejścia
Lunch
Testbench
Ćwiczenie praktyczne : testbench rejestru przesuwnego
Przerwa
Ćwiczenie praktyczne do samodzielnej realizacji : testbench jednostki ALU
Przerwa kawowa
Synchroniczność i asynchroniczność projektów VHDL
Ćwiczenie praktyczne : wykrywanie zbocza sygnału wej.
Przerwa
Ćwiczenie praktyczne do samodzielnej realizacji : detektor glitch’a
Implementacja urządzeń cyfrowych w VHDL
Przerwa
Ćwiczenie praktyczne :implementaja ROM
Ćwiczenie praktyczne :implementacja RAM
Przerwa
Ćwiczenie praktyczne : implementacja chip select
Podsumowanie dnia
3
4. Harmonogram - Dzień czwarty
Dzień czwarty:
Godzina
9:00 – 9:45
9:45 – 10:00
10:00 – 12:00
12:00 – 12:30
12:30 – 13:00
13:00 – 13:05
13:05 – 13:50
13:50 – 14:05
14:05 – 14:50
14:50 – 15:20
15:20 – 15:45
Opis
Ćwiczenie praktyczne do samodzielnej realizacji : implementacja prostego FIFO
Przerwa kawowa
Ćwiczenie praktyczne do samodzielnej realizacji : implementacja odbiornika
UART
Lunch
Narzędzia syntezy
Przerwa
Parametry syntezy projektów VHDL
Przerwa kawowa
Ćwiczenie praktyczne : implementacja fizyczna projektu VHDL dla układu FPGA
Dyskusja, omówienie problemów
Podsumowanie szkolenia
Dzień piąty:
Godzina
9:00 – 17:00
Opis
Ćwiczenie praktyczne do samodzielnej realizacji : 4-bitowy procesor typu RISC
Opcjonalne narzędzia syntezy dostępne w szkoleniu:
Narzędzia syntezy
ALTERA® QuartusII WebEdition
LATTICE® DIAMOND
XILINX® ISE Design Suite
Actel® Libero IDE
Powyższe narzędzia dostępne są jako darmowe pakiety na stronach producenta,
spełniają one w pełni wymogi szkolenia, oraz umożliwiają ich wykorzystanie na
potrzeby indywidualne kursanta.
4
5. Kontakt
Informacje kontaktowe:
Telefon do biura
+48-91-85-11-660
[email protected]
Osoba kontaktowa w/s szkoleń:
Jerzy Pieścikowski
+48-602-24-47-94
[email protected]
5