Języki opisu sprzętu (wariant VHDL)

Z1-PU7
WYDANIE N1
Strona 1 z 1
KARTA PRZEDMIOTU
(pieczęć wydziału)
1. Nazwa przedmiotu: Języki opisu sprzętu (wariant VHDL)
2. Kod przedmiotu:
JOS-VHDL
3. Karta przedmiotu ważna od roku akademickiego: 2012/13
4. Forma kształcenia: studia pierwszego stopnia
5. Forma studiów: studia stacjonarne
6. Kierunek studiów: ELEKTRONIKA I TELEKOMUNIKACJA (WYDZIAŁ AEiI)
7. Profil studiów: ogólnoakademicki
8. Specjalność:
9. Semestr: 4
10. Jednostka prowadząca przedmiot: Instytut Elektroniki, RAu3
11. Prowadzący przedmiot: dr inż. Józef Kulisz
12. Przynależność do grupy przedmiotów: przedmioty wariantowe
13. Status przedmiotu: obowiązkowy (jeden z dwóch do wyboru)
14. Język prowadzenia zajęć: polski
15. Przedmioty wprowadzające oraz wymagania wstępne: Zakłada się, że student posiada
przygotowanie w zakresie podstaw techniki cyfrowej, podstaw projektowania układów cyfrowych i
podstaw programowania komputerów.
16. Cel przedmiotu: Celem przedmiotu jest zapoznanie słuchaczy z językami opisu sprzętu i
metodologią projektowania układów cyfrowych z wykorzystaniem języków opisu sprzętu na przykładzie
języka VHDL.
17. Efekty kształcenia:
Nr
W1
W2
U1
U2
Opis efektu kształcenia
Zna podstawowe struktury składniowe języka
VHDL
Zna i rozumie metodykę projektowania cyfrowych
układów elektronicznych (również w wersji
scalonej) z wykorzystaniem języków opisu sprzętu i
komputerowych narzędzia do projektowania i
symulacji.
Potrafi sformułować specyfikację układów
cyfrowych na poziomie realizowanych funkcji z
wykorzystaniem języka VHDL
Potrafi pisać w języku VHDL syntezowalne modele
układów cyfrowych i w oparciu o nie przeprowadzić
projektowanie z wykorzystaniem narzędzi do
automatycznej syntezy
Metoda sprawdzenia
efektu kształcenia
Forma
prowadzenia
zajęć
Odniesienie
do efektów
dla kierunku
studiów
K1_W18
Pisemny sprawdzian
Wykład
Wykonanie zadań
w laboratorium
Wykład,
laboratorium
Wykonanie zadań
w laboratorium
Laboratorium K1_U14
Wykonanie zadań
w laboratorium
Laboratorium K1_U10
K1_U14
K1_U16
K1_W18
Z1-PU7
U2
K1
Potrafi pisać w języku VHDL programy testowe
(testbench), zaplanować i przeprowadzić symulację,
i w na podstawie jej wyników dokonać ekstrakcji
podstawowych parametrów czasowych układu
Ma świadomość odpowiedzialności za pracę własną
oraz gotowość podporządkowania się zasadom pracy
w zespole i ponoszenia odpowiedzialności za
wspólnie realizowane zadania
WYDANIE N1
Strona 2 z 2
Wykonanie zadań
w laboratorium
Laboratorium K1_U10
K1_U12
Wykonanie zadań
w laboratorium
Laboratorium K1_K04
18. Formy zajęć dydaktycznych i ich wymiar (liczba godzin)
W. 15, L. 30
19. Treści kształcenia:
Wykład
1.
Proces projektowania złożonych układów cyfrowych, modelowanie, synteza, symulacja.
2.
Języki opisu sprzętu – podstawowe cechy i różnice w stosunku do języków programowania (na przykładzie
języka VHDL).
3.
Podstawowe elementy języka VHDL: jednostki projektowe i architektury, współbieżne przypisanie sygnałów i
proces, sygnały i zmienne.
4.
Typy danych dostępne w języku VHDL.
5.
Instrukcje sekwencyjne: instrukcja warunkowa, instrukcja wyboru, pętle.
6.
Instrukcje współbieżne.
7.
Podprogramy w języku VHDL.
8.
Korzystanie z zewnętrznego kodu: biblioteki i pakiety, ze szczególnym uwzględnieniem std_logic_1164.
9.
Parametry generyczne i tworzenie modeli sparametryzowanych.
10. Modele do syntezy, a modele do symulacji.
11. Techniki modelowania w języku VHDL – wskazówki praktyczne.
12. Pisanie programów testowych (testbench).
Zajęcia laboratoryjne
Celem laboratorium będzie praktyczne zapoznanie studentów z językami opisu sprzętu na przykładzie języka VHDL
i procesem projektowania złożonych układów cyfrowych. Pierwsza część ćwiczeń laboratoryjnych będzie polegała
na pisaniu modeli prostych układów, ich symulowaniu, syntezowaniu i praktycznym testowaniu. W drugiej części,
w ramach ćwiczeń laboratoryjnych, studenci będą realizowali projekt złożonego układu cyfrowego.
1.
Zapoznanie się z oprogramowaniem do symulacji i syntezy. Pisanie prostych modeli układów cyfrowych.
Symulacja i synteza.
2.
Modelowanie dla celów symulacji.
3.
Modelowanie do syntezy – układy kombinacyjne: translatory, multipleksery, dekodery, demultipleksery, układy
arytmetyczne, magistrale trójstanowe i z podciągnięciem do 1/0.
1.
2. Modelowanie do syntezy - układy sekwencyjne: przerzutniki, różne mechanizmy synchronizacji, rejestry,
liczniki, automaty sekwencyjne.
4.
Tworzenie programów testowych (testbench).
5.
Tworzenie złożonych modeli hierarchicznych.
6. Projekt złożonego układu cyfrowego.
20. Egzamin: nie
Z1-PU7
WYDANIE N1
Strona 3 z 3
21. Literatura podstawowa:
Kalisz J.: Język VHDL w praktyce, WKiŁ, Warszawa 2002.
Skahill K.: Język VHDL. Projektowanie programowalnych układów logicznych, WNT, Warszawa, 2001.
Zwoliński M.: Projektowanie układów cyfrowych z wykorzystaniem języka VHDL, WKiŁ, Warszawa, 2007
22. Literatura uzupełniająca:
Ashenden P. J.: The Designer's Guide to VHDL, Morgan Kaufmann Publishers Inc. San Francisco, 2001.
Perry D.: VHDL: Programming by Example, McGraw-Hill, Inc., 2002.
Wrona W.: VHDL - język opisu i projektowania układów cyfrowych, Wydawnictwo Pracowni Kompute-rowej
Jacka Skalmierskiego, Gliwice 2000.
Ashenden P. J.: The VHDL Cookbook, Dept. Computer Science, University of Adelaide, South Australia, 1990,
http://tams-www.informatik.uni-hamburg.de/vhdl/doc/cookbook/VHDL-Cookbook.pdf
23. Nakład pracy studenta potrzebny do osiągnięcia efektów kształcenia
Lp.
Forma zajęć
1
Wykład
2
Ćwiczenia
3
Laboratorium
4
Projekt
0/0
5
Seminarium
0/0
6
Inne
5/5
Suma godzin
Liczba godzin
kontaktowych / pracy studenta
15/10
0/0
30/50
50/65
24. Suma wszystkich godzin: 115
25. Liczba punktów ECTS: 4
26. Liczba punktów ECTS uzyskanych na zajęciach z bezpośrednim udziałem nauczyciela akademickiego: 2
27. Liczba punktów ECTS uzyskanych na zajęciach o charakterze praktycznym (laboratoria, projekty): 3
26. Uwagi:
Zatwierdzono:
…………………………….
…………………………………………………
(data i podpis prowadzącego)
(data i podpis dyrektora instytutu/kierownika katedry/
Dyrektora Kolegium Języków Obcych/kierownika lub
dyrektora jednostki międzywydziałowej)