Szkolenie VHDL

Szkolenie VHDL
poziom podstawowy
Broszura informacyjna
Wersja 1.1
GRYFTEC Embedded Systems
ul. Niedziałkowskiego 24
71-410 Szczecin
[email protected]
Szczecin 2014
Spis treści
1. O firmie
2. Szkolenia VHDL
2.1. Cel szkolenia
2.2. Przebieg szkolenia
3. Harmonogram
3. Dzień pierwszy
3.1. Dzień drugi
3.2. Dzień trzeci
3.3. Dzień czwarty i piąty
4. Warunki
5. O prowadzącym
6. Informacje
7. Kontakt
2
1. O firmie
Firma GRYFTEC oferuje Państwu szkolenie kompleksowe w zakresie
modelowania i implementacji projektów cyfrowych opartych na
szybkich układach FPGA/CPLD. Szkolenie umożliwia pozyskanie solidnej
wiedzy na temat języka VHDL, co przyczynia się do swobodnej realizacji
praktycznych projektów inżynierskich w dziedzinach przemysłu.
Szkolenie prowadzone jest przez doświadczonych inżyniera - trenera
posiadającego nie tylko zdolności do przekazywania swojej wiedzy,
ale również posiadającego wieloletnie, bezpośrednie doświadczenie
inżynierskie i programistyczne w pracy z układami CPLD/FPGA
będącego członkiem zespołu badawczo-rozwojowego firmy GRYFTEC.
Dokładamy wszelkich starań, aby zapewnić komfortowe warunki
szkolenia, organizując szkolenie w zacisznym, komfortowym i urokliwym
miejscu, przy jednoczesnym łatwym dojeździe dobrze skomunikowanym
z centrum miasta. Zapewniamy doskonały catering oraz przerwy
kawowe, aby jak najbardziej umilić szkolenie jego uczestnikom.
3
2. Szkolenia VHDL
Firma GRYFTEC oferuje czterodniowe szkolenie z zakresu
praktycznego modelowania projektów opartych na szybkich układach
reprogramowalnych. Uczestnicy szkolenia uzyskają solidną podstawę do
pracy na układach FPGA, opanują w stopniu podstawowym język VHDL
niezbędny do modelowania układów logicznych w strukturach FPGA,
a także zdobędą wymagane doświadczenie w dziedzinie praktycznej
realizacji i symulacji projektów logiki cyfrowej, poprzez ćwiczenia
wykonywane pod nadzorem naszych doświadczonych inżynierów.
Podczas szkolenia możecie Państwo nawiązać kontakty z naszymi
inżynierami posiadającymi doświadczenie inżynierskie w dziedzinie
realizacji projektów opartych na języku VHDL, którzy chętnie
odpowiedzą na szczegółowe pytania techniczne – jesteśmy do Państwa
dyspozycji podczas całego przebiegu szkolenia.
Odbycie szkolenia pozwala na nabycie umiejętności programowania w
języku VHDL na potrzeby indywidualne jak również przygotowuje do
pracy w dużych zespołach projektowych nad złożonymi problemami
inżynierskimi.
Miejsce szkolenia odbywa się na terenie miasta Szczecin. Dołożymy
wszelkich starań aby zapewnić komfortowe warunki szkolenia w
dobrze skomunikowanym centrum miasta. Zapewniamy doskonały
catering ,oraz przerwy kawowe, aby jak najbardziej umilić kurs jego
uczestnikom. W przypadku szkoleń zamkniętych na Państwa życzenie
oferujemy również dojazd naszego trenera do wskazanego miejsca, oraz
przeprowadzenie pełnego szkolenia w takim samym wymiarze czasu jak
w przypadku szkoleń organizowanych w mieście Szczecin.
4
2.1. Cel szkolenia
Celem szkolenia jest zapoznanie uczestników z budową, zasadami
działania i możliwościami układów reprogramowalnych FPGA i CPLD,
zaznajomienia ich z filozofią, zastosowaniem i zasadami języka VHDL,
a następnie przekazania im podstawowej wiedzy pozwalającej na
samodzielną implementację, modelowanie i projektowanie urządzeń
cyfrowych w oparciu o technologię języka VHDL.
Uczestnicy poznają najważniejsze na rynku narzędzia symulacji i
zaznajomią się z technikami symulacji i testowania układów.
Poznają najważniejsze konstrukcje języka VHDL i ich zastosowanie w
konkretnych problemach i przykładach. Uczestnicząc w interaktywnych
ćwiczeniach z prowadzącym, poznają metodologię projektowania i
stosowania VHDL w praktyce inżynierskiej.
Po ukończeniu szkolenia, jego uczestnicy będą w stanie swobodnie
rozpocząć samodzielnie pracę z projektami w VHDL.
Doskonałym uzupełnieniem tego szkolenia, jest jego druga część
dotycząca zaawansowanych technik modelowania, symulacji i
projektowania w VHDL, stanowiąca odrębny produkt nie zawarty w tej
ofercie.
5
2.2. Przebieg szkolenia
W harmonogramie naszych szkoleń i przerabianym materiale kładziemy
bardzo duży nacisk na praktyczne podejście do języka VHDL, omawiając
liczne przykłady kodu i rozwiązań, jak również pozwalając na wspólne
z prowadzącym wykonywanie typowych realizacji VHDL .Zapewniając
tym samym aktywny udział każdego z uczestników jak i namacalny
kontakt z problemami projektowania VHDL
Ćwiczenia praktyczne wymienione w szczegółowym programie
szkolenia, polegają na przybliżeniu są przez prowadzącego szkolenie,
problemu lub zagadnienia związanego z programowaniem VHDL,
zaproponowania możliwych rozwiązań jak i objaśnienia metodyki
stosowania konkretnych konstrukcji języka w danym problemie. Tematy
ćwiczeń są dobrane w sposób wymuszający zastosowanie poznanych w
danym dziale konstrukcji języka VHDL, pozwalając na utrwalenie wiedzy
jak i nabycie umiejętności praktycznego jej zastosowania.
Ćwiczenia praktyczne do samodzielnej realizacji, są ćwiczeniami
projektowymi związanymi z zagadnieniami projektowania lub
rozwiązania problemu w VHDL, mające na celu osobiste zaangażowanie
każdego z uczestników w wykonaniu ćwiczenia jak i indywidualnego
wykonania własnego kodu. Temat ćwiczenia jest wstępnie omawiany
przez trenera, po czym uczestnicy są wciągani do dyskusji nad
rozwiązaniem, kładąc nacisk na kreatywne rozwiązywanie problemów
inżynierskich przy stosowaniu VHDL. Trener proponuje rozwiązania,
jak i udziela na bieżąco wskazówek do poszczególnych etapów,
umożliwiających jego wykonanie. Przebieg ćwiczeń praktycznych do
samodzielnej realizacji w całym kursie odbywa się przy aktywnym
uczestnictwie zarówno trenera jak i kursantów. Metoda ta pozwala
na efektywną formę nauki programowania VHDL oraz skorzystania z
doświadczenia i umiejętności inżynierskich trenera.
6
3. Harmonogram
Dzień pierwszy:
Godzina
9:00 – 9:15
9:15 – 9:55
9:55 – 10:00
10:00 – 10:35
10:35 – 10:50
10:50 – 11:05
11:05 – 12:00
12:00 – 12:30
12:30 – 13:00
13:00 – 13:05
13:05 – 13:50
13:50 – 14:05
14:05 – 14:20
14:20 – 14:30
14:30 – 14:40
14:40 – 14:45
14:45 – 15:15
15:15 – 15:45
15:45 – 15:50
15:50 – 16:20
16:20 – 16:50
16:50 – 17:00
Opis
Wprowadzenie do szkolenia
Układy FPGA
Przerwa
Język VHDL
Metody testowania modelu HDL
Przerwa kawowa
Narzędzie symulacji – ALDEC Active HDL
Lunch
Narzędzie symulacji – ModelTech ModelSIM
Przerwa
Podstawowe Elementy języka VHDL
Przerwa kawowa
Typy danych
Operatory i podstawowe wyrażenia
Ćwiczenie praktyczne-projekt dekodera 1 z 10
Przerwa
Ćwiczenie praktyczne do samodzielnej realizacji : dekoder BCD-to-7SEG
Ćwiczenie praktyczne : bufor trójstanowy
Przerwa
Ćwiczenie praktyczne do samodzielnej realizacji : prosta magistrala
dwukierunkowa
Ćwiczenie praktyczne do samodzielnej realizacji : multiplekser 4-to-1
Podsumowanie dnia
7
3.1 Harmonogram
Dzień drugi:
Godzina
9:00 - 9:30
9:30 – 9:45
9:45 – 9:50
9:50 – 10:05
10:05 – 10:15
10:15 – 10:25
10:25 – 10:40
10:40 – 11:10
11:10 – 11:15
11:15 – 12:00
12:00 – 12:30
12:30 -12:40
12:40 – 12:50
12:50 – 13:30
13:30 – 13:45
13:45 – 14:25
14:25 – 14:35
14:35 – 14:40
14:40 – 14:50
14:50 – 15:20
15:20 – 15:25
15:25 – 15:35
15:35 – 15:45
15:45 – 16:30
16:30 – 16:35
16:35 – 16:50
16:50 – 17:00
Opis
Procesy
Atrybuty w VHDL
Przerwa
Sekwencyjne konstrukcje sterujące : if-then-else
Ćwiczenie praktyczne : przerzutnik FDR
Ćwiczenie praktyczne : przerzutnik FRD
Przerwa kawowa
Ćwiczenie praktyczne do samodzielnej realizacji : przerzutnik FRDSE
Przerwa
Ćwiczenie praktyczne do samodzielnej realizacji : licznik arytmetyczny
Lunch
Sekwencyjne konstrukcje sterujące : case-when
Ćwiczenie praktyczne : licznik Greya
Ćwiczenie praktyczne do samodzielnej realizacji : prosta jednostka ALU
Przerwa kawowa
Ćwiczenie praktyczne do samodzielnej realizacji : programowalny rejestr
przesuwny
Sekwencyjne konstrukcje sterujące : pętla for
Przerwa
Ćwiczenie praktyczne : detekcja kombinacji w wektorze bitowym
Ćwiczenie praktyczne do samodzielnej realizacji : generator bitu parzystości
Przerwa
Sekwencyjne konstrukcje sterujące :pętla while
Sekwencyjne konstrukcje sterujące : exit
Ćwiczenie praktyczne do samodzielnej realizacji : sekwencyjne przetwarzanie
równoległych wektorów
Przerwa
Ćwiczenie praktyczne do samodzielnej realizacji : stymulator oparty na pętli while
Podsumowanie dnia
8
3.2 Harmonogram
Dzień trzeci:
Godzina
9:00 – 9:30
9:30 – 9:45
9:45 – 9:50
9:50 – 10:35
10:35 – 10:50
10:50 – 11:10
11:10 – 12:00
12:00 – 12:30
12:30 – 12:50
12:50 – 13:00
13:00 – 13:05
13:05 – 13:50
13:50 – 14:05
14:05 – 14:35
14:35 – 14:45
14:45 – 14:50
14:50 – 15:35
15:35 – 15:45
15:45 – 15:50
15:50 – 16:05
16:05 – 16:35
16:35 – 16:40
16:40 – 16:50
16:50 – 17:00
Opis
Maszyny stanów
Ćwiczenie praktyczne :4-stanowa maszyna stanów
Przerwa
Ćwiczenie praktyczne do samodzielnej realizacji : miernik częstotliwości
Przerwa kawowa
Hierarchiczność i projekty złożone
Ćwiczenie praktyczne do samodzielnej realizacji : licznik arytmetyczny z
dekoderami 7SEG i selektorem wejścia
Lunch
Testbench
Ćwiczenie praktyczne : testbench rejestru przesuwnego
Przerwa
Ćwiczenie praktyczne do samodzielnej realizacji : testbench jednostki ALU
Przerwa kawowa
Synchroniczność i asynchroniczność projektów VHDL
Ćwiczenie praktyczne : wykrywanie zbocza sygnału wej.
Przerwa
Ćwiczenie praktyczne do samodzielnej realizacji : detektor glitch’a
Implementacja urządzeń cyfrowych w VHDL
Przerwa
Ćwiczenie praktyczne :implementaja ROM
Ćwiczenie praktyczne :implementacja RAM
Przerwa
Ćwiczenie praktyczne : implementacja chip select
Podsumowanie dnia
9
3.3 Harmonogram
Dzień czwarty:
Godzina
9:00 – 9:45
9:45 – 10:00
10:00 – 12:00
12:00 – 12:30
12:30 – 13:00
13:00 – 13:05
13:05 – 13:50
13:50 – 14:05
14:05 – 14:50
14:50 – 15:20
15:20 – 15:45
Opis
Ćwiczenie praktyczne do samodzielnej realizacji : implementacja prostego FIFO
Przerwa kawowa
Ćwiczenie praktyczne do samodzielnej realizacji : implementacja odbiornika
UART
Lunch
Narzędzia syntezy
Przerwa
Parametry syntezy projektów VHDL
Przerwa kawowa
Ćwiczenie praktyczne : implementacja fizyczna projektu VHDL dla układu FPGA
Dyskusja, omówienie problemów
Podsumowanie szkolenia
Dzień piąty:
Godzina
9:00 – 17:00
Opis
Ćwiczenie praktyczne do samodzielnej realizacji : 4-bitowy procesor typu RISC
Opcjonalne narzędzia syntezy dostępne w szkoleniu:
Narzędzia syntezy
ALTERA® QuartusII WebEdition
LATTICE® DIAMOND
XILINX® ISE Design Suite
Actel® Libero IDE
Powyższe narzędzia dostępne są jako darmowe pakiety na stronach producenta,
spełniają one w pełni wymogi szkolenia, oraz umożliwiają ich wykorzystanie na
potrzeby indywidualne kursanta.
10
4. Warunki
Szkolenie organizowane przez firmę GRYFTEC realizowane są oferowane są w
dwóch pakietach:
Pakiet I podstawowy – 4 dniowe szkolenie, dotyczące złożonych technik
projektowania i modelowania VHDL na potrzeby implementacji układów
cyfrowych, oraz ich realizacji w układach FPGA/CPLD. Uczestnicy po przebyciu
szkolenia zdobędą podstawową wiedzę inżynierską i umiejętności,które pozwolą im na samodzielne projektowanie , symulowanie jak i implementację projektów
VHDL.
Pakiet II rozszerzony – 5 dniowe szkolenie obejmujące dokładnie ten sam
materiał co pakiet pierwszy , rozszerzone o całodniowe ćwiczenie praktyczne
polegające na implementacji w VHDL 4 bitowego mikroprocesora typu RISC
mające na celu nabycie dodatkowego doświadczenia , oraz poznania praktycznej
metodologii projektowania VHDL.
Ponieważ pakiet podstawowy umożliwia rozpoczęcie samodzielnej pracy,
jako początkujący projektant VHDL, celem ograniczenia kosztów szkolenia
zdecydowaliśmy się na stworzenie oferty dwóch osobnych pakietów szkoleń
podstawowej wiedzy z zakresu VHDL.
A. Szkolenia Otwarte:
Termin ogłaszany jest z wyprzedzeniem , nabór uczestników odbywa
się w określonym przedziale czasu . Aby szkolenie mogło się odbyć w
zaproponowanym terminie wymagana jest minimalna liczba uczestników - 8 osób
(maksymalnie : 10 osób).
B. Szkolenia Zamknięte:
Termin jak i miejsce odbycia się szkolenia są ustalane indywidualnie z klientem,
celem dostosowania ich do jego potrzeb. W szkoleniach zamkniętych
odbywających się poza terenem miasta Szczecin sala szkoleniowa jak i catering
muszą być zapewnione przez klienta.
Minimalna liczba uczestników - dowolna(maksymalnie : 10 osób).
11
4.1. Obsługa szkolenia
Podczas przebiegu szkoleń zapewniamy:
Trener Szkolenia
Materiały Szkoleniowe
Sala Szkoleniowa
Stanowiska
Komputerowe
Artykuły Piśmiennicze
Kawa/napoje
Catering
Lokalizacja Szczecin
+
+
+
+
Siedziba klienta
+
+
+
+
+
+
+
-
12
5. O prowadzącym
Jerzy Pieścikowski, mgr.-inż. absolwent Politechniki
Szczecińskiej. Od 14 lat czynnie pracujący nad
projektami VHDL. Od 1998 współpracował z firmą
Aldec Inc. producentem symulatora VHDL, odbywał
u nich praktykę studencką, oraz zdobywał wiedzę
i pierwsze doświadczenie w VHDL. W 1999 r.
obronił pracę magisterską dotyczącą implementacji
procesora specjalizowanego na układzie FPGA.
Po studiach od roku 2000 pracował w niemieckiej firmie Lauterbach Datentechnik
GmbH, znanego producenta wysokiej klasy debuggerów i systemów śledzenia dla
systemów mikroprocesorowych, jako projektant VHDL układów szybkiego przetwarzania
danych, zajmując się problemami przetwarzania równoległego i zagadnieniami wysokich
częstotliwości taktowania projektów FPGA. W 2004 założył firmę GRYFTEC, której jedną z
głównych działalności jest doradztwo i usługi w zakresie projektowania układów cyfrowych
w VHDL dla FPGA i CPLD. W firmie do dzisiaj aktywnie zajmuje się pracą inżynierską nad
projektami opartymi VHDL. Jest autorem i wykonawcą wielu projektów VHDL. Swoje bogate
doświadczenie oferuje klientom firmy GRYFTEC poprzez prowadzenie szkoleń z wiedzy,
która jest jego specjalizacją i pokrywa się z niemal całym jego doświadczeniem zawodowym.
13
6. Informacje
Zachęcamy do kontaktu z działem szkoleń firmy GRYFTEC celem
uzyskania informacji na temat innych specjalistycznych szkoleń.
Oferujemy następujące szkolenia:
14
7. Kontakt
Informacje kontaktowe:
Telefon do biura
+48-91-85-11-660
[email protected]
Osoba kontaktowa w/s szkoleń:
Jerzy Pieścikowski
+48-602-24-47-94
[email protected]
15